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參數(shù)資料
| 型號： | XC3S250E-5CPG132C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 222/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 250K 132CSBGA |
| 標(biāo)準(zhǔn)包裝： | 360 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 612 |
| 邏輯元件/單元數(shù)： | 5508 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 92 |
| 門數(shù)： | 250000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 132-TFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 132-CSPBGA（8x8） |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
94
Slave Parallel Mode
For additional information, refer to the “Slave Parallel
(SelectMAP) Mode” chapter in UG332.
In Slave Parallel mode (M[2:0] = <1:1:0>), an external host,
such as a microprocessor or microcontroller, writes
byte-wide configuration data into the FPGA, using a typical
peripheral interface as shown in Figure 61.
The external download host starts the configuration process
by pulsing PROG_B and monitoring that the INIT_B pin
goes High, indicating that the FPGA is ready to receive its
first data. The host asserts the active-Low chip-select signal
(CSI_B) and the active-Low Write signal (RDWR_B). The
host then continues supplying data and clock signals until
either the FPGA’s DONE pin goes High, indicating a
successful configuration, or until the FPGA’s INIT_B pin
goes Low, indicating a configuration error.
The FPGA captures data on the rising CCLK edge. If the
CCLK frequency exceeds 50 MHz, then the host must also
monitor the FPGA’s BUSY output. If the FPGA asserts
BUSY High, the host must hold the data for an additional
clock cycle, until BUSY returns Low. If the CCLK frequency
is 50 MHz or below, the BUSY pin may be ignored but
actively drives during configuration.
The configuration process requires more clock cycles than
indicated from the configuration file size. Additional clocks
are required during the FPGA’s start-up sequence,
especially if the FPGA is programmed to wait for selected
Digital Clock Managers (DCMs) to lock to their respective
clock inputs (see Start-Up, page 106).
If the Slave Parallel interface is only used to configure the
FPGA, never to read data back, then the RDWR_B signal
X-Ref Target - Figure 61
Figure 61: Slave Parallel Configuration Mode
+2.5V
PROG_B
Recommend
open-drain
driver
+2.5V
JTAG
TDI
TMS
TCK
TDO
D[7:0]
BUSY
SELECT
READ/WRITE
CLOCK
PROG_B
INIT_B
DONE
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
CSO_B
INIT_B
CSI_B
PROG_B
DONE
GND
VCCO_2
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
CCLK
D[7:0]
‘0’
VCCO_0
V
RDWR_B
Spartan-3E
FPGA
BUSY
Slave
Parallel
Mode
V
4.
7
+2.5V
33
0
4.
7
k
VCC
GND
Configuration
Memory
Source
- Internal memory
- Disk drive
- Over network
- Over RF link
Intelligent
Download Host
- Microcontroller
- Processor
- Tester
- Computer
DS312-2_52_082009
相關(guān)PDF資料 |
PDF描述 |
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|---|---|
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