參數資料
| 型號： | XAM1808AZCE4 |
| 廠商： | Texas Instruments |
| 文件頁數： | 72/264頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ARM PROCESSOR 361NFBGA |
| 標準包裝： | 160 |
| 系列： | Sitara ARM®, Cortex™A8 |
| 處理器類型： | ARM 微處理器 |
| 速度： | 456MHz |
| 電壓： | 1.25 V ~ 1.35 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 361-LFBGA |
| 供應商設備封裝： | 361-NFBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 296-27534 XAM1808AZCE4-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁當前第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁
SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-74. Additional(1) SPI1 Master Timings, 4-Pin Enable Option(2)(3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
3P+5
3P+6
to SPI1_CLK rising
Delay from slave
Polarity = 0, Phase = 1,
0.5M+3P+5
0.5M+3P+6
assertion of
to SPI1_CLK rising
17
td(EN A_SPC)M
SPI1_ENA active to
ns
Polarity = 1, Phase = 0,
first SPI1_CLK from
3P+5
3P+6
to SPI1_CLK falling
master.(4)
Polarity = 1, Phase = 1,
0.5M+3P+5
0.5M+3P+6
to SPI1_CLK falling
Polarity = 0, Phase = 0,
0.5M+P+5
0.5M+P+6
from SPI1_CLK falling
Max delay for slave to
Polarity = 0, Phase = 1,
deassert SPI1_ENA
P+5
P+6
from SPI1_CLK falling
after final SPI1_CLK
18
td(SPC_ENA)M
ns
edge to ensure
Polarity = 1, Phase = 0,
0.5M+P+5
0.5M+P+6
master does not begin from SPI1_CLK rising
the next transfer.(5)
Polarity = 1, Phase = 1,
P+5
P+6
from SPI1_CLK rising
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-72).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI1_ENA assertion.
(5)
In the case where the master SPI is ready with new data before SPI1_ENA deassertion.
Table 6-75. Additional(1) SPI1 Master Timings, 4-Pin Chip Select Option(2) (3)
1.3V, 1.2V
1.1V
1.0V
NO.
PARAMETER
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
Polarity = 0, Phase = 0,
2P-1
2P-5
2P-6
to SPI1_CLK rising
Polarity = 0, Phase = 1,
Delay from
0.5M+2P-1
0.5M+2P-5
0.5M+2P-6
to SPI1_CLK rising
SPI1_SCS active
19
td(SCS_SPC)M
ns
to first
Polarity = 1, Phase = 0,
2P-1
2P-5
2P-6
SPI1_CLK(4) (5)
to SPI1_CLK falling
Polarity = 1, Phase = 1,
0.5M+2P-1
0.5M+2P-5
0.5M+2P-6
to SPI1_CLK falling
Polarity = 0, Phase = 0,
0.5M+P-1
0.5M+P-5
0.5M+P-6
from SPI1_CLK falling
Delay from final
Polarity = 0, Phase = 1,
P-1
P-5
P-6
SPI1_CLK edge to from SPI1_CLK falling
20
td(SPC_SCS)M
master
ns
Polarity = 1, Phase = 0,
deasserting
0.5M+P-1
0.5M+P-5
0.5M+P-6
from SPI1_CLK rising
SPI1_SCS (6) (7)
Polarity = 1, Phase = 1,
P-1
P-5
P-6
from SPI1_CLK rising
(1)
These parameters are in addition to the general timings for SPI master modes (Table 6-72).
(2)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(3)
Figure shows only Polarity = 0, Phase = 0 as an example. Table gives parameters for all four master clocking modes.
(4)
In the case where the master SPI is ready with new data before SPI1_SCS assertion.
(5)
This delay can be increased under software control by the register bit field SPIDELAY.C2TDELAY[4:0].
(6)
Except for modes when SPIDAT1.CSHOLD is enabled and there is additional data to transmit. In this case, SPI1_SCS will remain
asserted.
(7)
This delay can be increased under software control by the register bit field SPIDELAY.T2CDELAY[4:0].
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
163
Product Folder Links: AM1808
相關PDF資料 |
PDF描述 |
|---|---|
| XC1765ESOG8C | IC PROM SERIAL 65K 8-SOIC |
| XC17S200AVQ44I | IC PROM SER 200000 I-TEMP 44VQFP |
| XC17S30XLVOG8I | IC PROM SERIAL 3.3V 300K 8-SOIC |
| XC17V08VQ44I | IC PROM SER I-TEMP 3.3V 44-VQFP |
| XC18V04PCG44C | IC PROM REPROGR 4MB 44-PLCC |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XAM1808AZCEA3 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:AM1808 ARM Microprocessor |
| XAM1808AZCEA4 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:AM1808 ARM Microprocessor |
| XAM1808AZCED3 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:AM1808 ARM Microprocessor |
| XAM1808AZCED4 | 制造商:TI 制造商全稱:Texas Instruments 功能描述:AM1808 ARM Microprocessor |
| XAM1808AZWT3 | 制造商:Texas Instruments 功能描述:ARM MICROPROCESSOR - Tape and Reel |
發(fā)布緊急采購，3分鐘左右您將得到回復。