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參數(shù)資料
| 型號： | XA3S700A-4FGG400Q |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 48/57頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3A 700K 400-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Spartan®-3A XA |
| LAB/CLB數(shù)： | 1472 |
| 邏輯元件/單元數(shù)： | 13248 |
| RAM 位總計(jì)： | 368640 |
| 輸入/輸出數(shù)： | 311 |
| 門數(shù)： | 700000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 400-BGA |
| 供應(yīng)商設(shè)備封裝： | 400-FBGA（21x21） |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
52
Serial Peripheral Interface Configuration Timing
X-Ref Target - Figure 14
Figure 14: Waveforms for SPI Configuration
Table 51: Timing for SPI Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 45
TCCLKn
CCLK clock period after FPGA loads ConfigRate bitstream option setting
See Table 45
TMINIT
Setup time on VS[2:0] variant-select pins and M[2:0] mode pins before the
rising edge of INIT_B
50
–ns
TINITM
Hold time on VS[2:0] variant-select pins and M[2:0] mode pins after the
rising edge of INIT_B
0
–ns
TCCO
MOSI output valid delay after CCLK falling clock edge
See Table 49
TDCC
Setup time on the DIN data input before CCLK rising clock edge
See Table 49
TCCD
Hold time on the DIN data input after CCLK rising clock edge
See Table 49
T
DH
T
DSU
Command
(msb)
T
V
T
CSS
<1:1:1>
INIT_B
M[2:0]
T
MINIT
T
INITM
DIN
CCLK
(Input)
T
CCLK
n
T
CCLK1
VS[2:0]
(Input)
New ConfigRate active
Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_B
goes High. After this point, input values do not matter until DONE goes High, at which
point these pins become user-I/O pins.
<0:0:1>
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High. External pull-up resistor required on CSO_B.
T
CCLK1
T
MCCL
n
T
MCCH
n
(Input)
Data
CSO_B
MOSI
T
CCO
T
MCCL1
T
MCCH1
T
DCC
T
CCD
(Input)
PROG_B
PUDC_B
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
DS681_13_041111
(Open-Drain)
Shaded values indicate specifications on attached SPI Flash PROM.
Command
(msb-1)
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