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參數(shù)資料
| 型號： | VPX322XE |
| 廠商： | MICRONAS SEMICONDUCTOR HOLDING AG |
| 英文描述： | Video Pixel Decoders |
| 中文描述： | 視頻解碼器像素 |
| 文件頁數(shù)： | 59/92頁 |
| 文件大小： | 567K |
| 代理商： | VPX322XE |
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ADVANCE INFORMATION
VPX 322xE
59
Micronas
4.3.5. Characteristics, Control Bus Interface
(Timing diagram see Fig. 5
–
3 on page 64)
Symbol
Parameter
Pin
Name
Min.
Typ.
Max.
Unit
Test Conditions
V
IMOL
Output Low Voltage
SDA,
SCL
–
–
0.4
0.6
V
V
I
l
= 3 mA
I
l
= 6 mA
t
IMOL1
I
2
C-Data Output Hold Time after
Falling Edge of Clock SCL
SDA
15
ns
t
IMOL2
I
2
C-Data Output Setup Time be-
fore Rising Edge of Clock SCL
SDA
100
ns
f
SCL
= 1 MHz, VDD = 5 V
t
F
Signal Fall Time
SDA,
SCL
–
–
300
ns
C
L
= 400 pF,
R
PU
= 4.7 k
f
SCL
Clock Frequency
1)
SCL
0
–
100
1000
kHz
kHz
low power mode
normal operating condition
1)
The maximum clock frequency of the I2C interface is limited to 100 kHz while the IC is working in the low power mode.
4.3.6. Characteristics, JTAG Interface (Test Access Port TAP)
(Timing diagram see Fig. 5
–
5 on page 66)
Symbol
Parameter
Min.
Typ.
Max.
Unit
Test Conditions
CYCL-TAP
JTAG Cycle Time
100
ns
H-TAP
TCK High Time
50
ns
L-TAP
TCK Low Time
50
ns
V
RES-TAP
Minimum supply voltage to initiate an
internal reset of the JTAG-TAP generated
by a voltage supply supervision circuit
3.0
V
VDD pin
Test Access Port (TAP), see timing diagram (Fig. 5
–
5 on page 66)
t
S-TAP
TMS, TDI Setup Time
10
ns
t
H-TAP
TMS, TDI Hold Time
10
ns
t
D-TAP
TCK to TDO Propagation Delay
for Valid Data
50
ns
t
ON-TAP
TDO Turn-on Delay
45
ns
t
OFF-TAP
TDO Turn-off Delay
45
ns
Boundary-Scan Test, Characteristics of all IO pins which are connected to the boundary scan register chain
t
S-PINS
Input Signals Setup Time at CAPTURE-DR
10
ns
t
H-PINS
Input Signals Hold Time at CAPTURE-DR
10
ns
t
D-PINS
TCK to Output Signals,
Delay for Valid Data
50
ns
t
ON-PINS
Turn-on Delay
20
ns
t
OFF-PINS
Turn-off Delay
20
ns
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