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參數(shù)資料
| 型號： | UPD784908GF |
| 廠商： | NEC Corp. |
| 英文描述： | 16-BIT SINGLE-CHIP MICROCONTROLLER |
| 中文描述： | 16位單片機 |
| 文件頁數(shù)： | 77/98頁 |
| 文件大?。?/td> | 657K |
| 代理商： | UPD784908GF |
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μ
PD784907, 784908
Data Sheet U11680EJ2V0DS00
77
(3) Bus hold timing
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Delay from HLDRQ
↑
to float
t
FQHC
V
DD
= 5.0 V
(2 + 4 + a + n)T + 50
765
ns
Delay from HLDRQ
↑
to HLDAK
↑
t
DHQHHAH
V
DD
= 5.0 V
(3 + 4 + a + n)T + 30
825
ns
Delay from float to HLDAK
↑
t
DCFHA
V
DD
= 5.0 V
T + 30
109
ns
Delay from HLDRQ
↓
to HLDAK
↓
t
DHQLHAL
V
DD
= 5.0 V
2T + 40
199
ns
Delay from HLDRQ
↓
to active
t
DHAC
V
DD
= 5.0 V
T – 20
59
ns
Remark
T:
t
CYK
(system clock cycle time) V
DD
= 5.0 V T = 79 ns (MIN.)
1 during address wait, otherwise, 0
number of wait states (n
≥
0)
a:
n:
(4) Refresh timing
Parameter
Symbol
Conditions
MIN.
MAX.
Unit
Random read/write cycle time
t
RC
V
DD
= 5.0 V
3T
238
ns
REFRQ low-level pulse width
t
WRFQL
V
DD
= 5.0 V
1.5T – 25
94
ns
Delay from ASTB
↓
to REFRQ
t
DSTRFQ
V
DD
= 5.0 V
0.5T – 9
31
ns
Delay from RD
↑
to REFRQ
t
DRRFQ
V
DD
= 5.0 V
1.5T – 9
110
ns
Delay from WR
↑
to REFRQ
t
DWRFQ
V
DD
= 5.0 V
1.5T – 9
110
ns
Delay from REFRQ
↑
to ASTB
t
DRFQST
V
DD
= 5.0 V
0.5T – 9
31
ns
REFRQ high-level pulse width
t
WRFQH
V
DD
= 5.0 V
1.5T – 25
94
ns
Remark
T:
t
CYK
(system clock cycle time) V
DD
= 5.0 V T = 79 ns (MIN.)
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PDF描述 |
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