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參數(shù)資料
| 型號： | UPD70F3114A |
| 廠商： | NEC Corp. |
| 英文描述： | 32-Bit Single-Chip Microcontrollers |
| 中文描述： | 32位單芯片微控制器 |
| 文件頁數(shù)： | 679/692頁 |
| 文件大?。?/td> | 3176K |
| 代理商： | UPD70F3114A |
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APPENDIX C INSTRUCTION SET LIST
679
User’s Manual U15195EJ5V0UD
(2/5)
Execution Clock
Flags
Mnemonic
Operands
Opcode
Operation
i
r
I
CY
OV
S
Z
SAT
0 0 0 0 0 1 1 0 0 1 i i i i i L
imm5, list12
L L L L L L L L L L L 0 0 0 0 0
sp
←
sp + zero-extend (imm5 logically shift left by 2)
GR[reg in list12]
←
Load-memory (sp, Word)
sp
←
sp + 4
repeat 2 steps above until regs in list 12 is loaded
n+1
Note 4
n+1
Note 4
n+1
Note 4
0 0 0 0 0 1 1 0 0 1 i i i i i L
DISPOSE
imm5,
list12[reg1]
L L L L L L L L L L L R R R R R
sp
←
sp + zero-extend (imm5 logically shift left by 2)
GR[reg in list12]
←
Load-memory (sp, Word)
sp
←
sp + 4
repeat 2 steps above until regs in list12 is loaded
PC
←
GR[reg1]
n+3
Note 4
n+3
Note 4
n+3
Note 4
r r r r r 1 1 1 1 1 1 R R R R R
DIV
reg1, reg2,
reg3
w w w w w 0 1 0 1 1 0 0 0 0 0 0
GR[reg2]
←
GR[reg2]
÷
GR[reg1]
GR[reg3]
←
GR[reg2]%GR[reg1]
35
35
35
×
×
×
reg1, reg2
r r r r r 0 0 0 0 1 0 R R R R R GR[reg2]
←
GR[reg2]
÷
GR[reg1]
Note 6
35
35
35
×
×
×
r r r r r 1 1 1 1 1 1 R R R R R
DIVH
reg1, reg2,
reg3
w w w w w 0 1 0 1 0 0 0 0 0 0 0
GR[reg2]
←
GR[reg2]
÷
GR[reg1
]
Note 6
GR[reg3]
←
GR[reg2]%GR[reg1]
35
35
35
×
×
×
r r r r r 1 1 1 1 1 1 R R R R R
DIVHU
reg1, reg2,
reg3
w w w w w 0 1 0 1 0 0 0 0 0 1 0
GR[reg2]
←
GR[reg2]
÷
GR[reg1
]
Note 6
GR[reg3]
←
GR[reg2]%GR[reg1]
34
34
34
×
×
×
r r r r r 1 1 1 1 1 1 R R R R R
DIVU
reg1, reg2,
reg3
w w w w w 0 1 0 1 0 0 0 0 0 1 0
GR[reg2]
←
GR[reg2]
÷
GR[reg1
]
GR[reg3]
←
GR[reg2]%GR[reg1]
34
34
34
×
×
×
1 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0
EI
0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0
PSW.ID
←
0
1
1
1
0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0
HALT
0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0
Stop
1
1
1
r r r r r 1 1 1 1 1 1 0 0 0 0 0
HSW
reg2, reg3
w w w w w 0 1 1 0 1 0 0 0 1 0 0
GR[reg3]
←
GR[reg2] (15:0)||GR[reg2] (31:16)
1
1
1
×
0
×
×
r r r r r 1 1 1 1 0 d d d d d d
JARL
disp22, reg2
d d d d d d d d d d d d d d d 0
GR[reg2]
←
PC + 4
PC
←
PC + sign-extend (disp22)
3
3
3
JMP
[reg1]
0 0 0 0 0 0 0 0 0 1 1 R R R R R
PC
←
GR[reg1]
4
4
4
0 0 0 0 0 1 1 1 1 0 d d d d d d
JR
disp22
d d d d d d d d d d d d d d d 0
PC
←
PC + sign-extend (disp22)
3
3
3
r r r r r 1 1 1 0 0 0 R R R R R
LD.B
disp16[reg1],
reg2
d d d d d d d d d d d d d d d d
adr
←
GR[reg1] + sign-extend (disp16)
GR[reg2]
←
sign-extend (Load-memory (adr, Byte))
1
1
Note 11
r r r r r 1 1 1 1 0 b R R R R R
LD.BU
disp16[reg1],
reg2
d d d d d d d d d d d d d d d 1
adr
←
GR[reg1] + sign-extend (disp16)
GR[reg2]
←
zero (Load-memory (adr, Byte))
1
1
Note 11
r r r r r 1 1 1 0 0 1 R R R R R
LD.H
disp16[reg1],
reg2
d d d d d d d d d d d d d d d 0
adr
←
GR[reg1] + sign-extend (disp16)
GR[reg2]
←
sign-extend (Load-memory (adr,
Halfword))
1
1
Note 11
Other than regID = PSW
1
1
1
LDSR
reg2, regID
r
0
r
0
r
0
r
0
r
0
1
0
1
0
1
0
1
0
1
0
1
1
R
0
R
0
Note 12
R
0
R
0
R
0
SR[regID]
←
GR[reg2]
regID = PSW
1
1
1
×
×
×
×
×
r r r r r 1 1 1 0 0 1 R R R R R
LD.HU
disp16[reg1],
reg2
d d d d d d d d d d d d d d d 1
adr
←
GR[reg1] + sign-extend (disp16)
GR[reg2]
←
zero-extend (Load-memory (adr,
Halfword))
1
1
Note 11
Note 7
Notes 8, 10
Note 8
Note 8
Note 5
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PDF描述 |
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參數(shù)描述 |
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