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參數(shù)資料
| 型號： | UPD70F3015BGC-8EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, LEAD FREE, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 266/492頁 |
| 文件大小： | 3420K |
| 代理商： | UPD70F3015BGC-8EU-A |
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CHAPTER 12 DMA FUNCTIONS
User’s Manual U12768EJ4V1UD
338
12.5 Operation
The DMA controller of the V850/SA1 supports only the single transfer mode.
When a DMA transfer request (INTxxx: refer to 12.4 (4) DMA channel control registers 0 to 2 (DCHC0 to
DCHC2)) is generated during CPU processing, a single DMA transfer is started after the current CPU processing has
finished. Regardless of the transfer direction, 4 CPU clocks (fCPU) are required for one DMA transfer. The 4 CPU
clocks are divided as follows.
Internal RAM access: 1 clock
Peripheral I/O access: 3 clocks
After one DMA transfer (8/16 bits) ends, control always shifts to the CPU processing and waits for the generation of
the next DMA transfer request (INTxxx). After the specified number of data transfers ends, the DMA transfer end
interrupt requests (INTDMA0 to INTDMA2) are generated for each channel of the interrupt controller if the TCn bit of
the DOCHn register becomes 1.
The DMA transfer operation timing chart is shown below.
Figure 12-4. DMA Transfer Operation Timing
4 clocks
tCPU
DMA transfer request signal
Processing format
Peripheral I/O
INTMDAn occurs when the
number of transfers specified
by the DBCn register end
INTMDAn occurs when the
number of transfers specified
by the DBCn register end
CPU processing
DMA transfer
processing
DMA transfer
processing
Access destination for transfer from
internal RAM to peripheral I/O
4 clocks
CPU processing
RAM
Peripheral I/O RAM
Peripheral I/O
RAM
Remark n = 0 to 2
If two or more DMA transfer requests are generated simultaneously, the DMA transfer requests are executed in a
priority order of DMA0 > DMA1 > DMA2. While a higher priority DMA transfer request is being executed, the lower
priority DMA transfer requests are held pending. After the higher priority DMA transfer ends, control always shifts to
the CPU processing once, and then the lower priority DMA transfer request is executed after the CPU processing
ends.
The processing when the transfer requests DMA0 to DMA2 are generated simultaneously is shown below.
相關PDF資料 |
PDF描述 |
|---|---|
| UPD70F3038F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040F1-EN2 | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PBGA180 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040YGU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
| UPD70F3040GU-UEU-A | 32-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP176 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD70F3015BY | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3015BYGC-8EU | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3015BYGC-8EU-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD70F3017A | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD70F3017AF1-EA6 | 制造商:NEC 制造商全稱:NEC 功能描述:32-BIT SINGLE-CHIP MICROCONTROLLER |
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