參數(shù)資料
型號(hào)： UDA1345
廠商： NXP Semiconductors N.V.
元件分類： Codec
英文描述： Economy audio CODEC
中文描述： 經(jīng)濟(jì)音頻CODEC
文件頁數(shù)： 20/28頁
文件大?。?/td> 126K
代理商： UDA1345
2000 Apr 18
20
Philips Semiconductors
Preliminary specification
Economy audio CODEC
UDA1345TS
AC CHARACTERISTICS (DIGITAL)
V
DDD
= V
DDA
= V
DDO
= 2.7 to 3.6 V; T
amb
=
20 to +85
°
C; R
L
= 5 k
; all voltages referenced to ground
(pins 1, 11, 22 and 27); unless otherwise specified.
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
System clock timing;
see Fig.7
T
sys
system clock cycle
f
sys
= 256f
s
; note 1
f
sys
= 384f
s
; note 1
f
sys
= 512f
s
; note 2
f
sys
< 19.2 MHz
f
sys
≥
19.2 MHz
f
sys
< 19.2 MHz
f
sys
≥
19.2 MHz
39
26
36
0.30T
sys
0.40T
sys
0.30T
sys
0.40T
sys
88
59
44
781
520
390
0.70T
sys
ns
0.60T
sys
ns
0.70T
sys
ns
0.60T
sys
ns
20
20
ns
ns
ns
t
CWL
f
sys
LOW-level pulse width
t
CWH
f
sys
HIGH-level pulse width
t
r
t
f
Serial input/output data timing;
see Fig.8
rise time
fall time
ns
ns
t
BCK
t
BCKH
t
BCKL
t
r
t
f
t
s(DATAI)
t
h(DATAI)
t
d(DATAO
BCK)
data output delay time (from BCK
falling edge)
t
d(DATAO
WS)
data output delay time (from WS edge) MSB-justified format
t
h(DATAO)
data output hold time
t
s(WS)
word select set-up time
t
h(WS)
word select hold time
Address and data transfer mode timing;
see Figs 4 and 5
bit clock period
bit clock HIGH time
bit clock LOW time
rise time
fall time
data input set-up time
data input hold time
1
128
f
s
34
34
20
0
20
20
80
ns
ns
ns
ns
ns
ns
ns
ns
0
20
10
80
ns
ns
ns
ns
T
cy
t
HC
t
LC
t
s(MA)
t
h(MA)
t
s(MT)
t
h(MT)
L3CLOCK cycle time
L3CLOCK HIGH period
L3CLOCK LOW period
L3MODE set-up time
L3MODE hold time
L3MODE set-up time
L3MODE hold time
500
250
250
190
190
190
190
ns
ns
ns
ns
ns
ns
ns
address mode
address mode
data transfer mode
data transfer mode
相關(guān)PDF資料
PDF描述
UDA1350AH IEC 958 audio DAC(IEC 958音頻轉(zhuǎn)換器)
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UDA1351 96 kHz IEC 958 audio DAC
UDA1351H 96 kHz IEC 958 audio DAC
UDA1351TS 96 kHz IEC 958 audio DAC
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參數(shù)描述
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