參數(shù)資料
型號： TMS320DM6437ZDU5
廠商： Texas Instruments, Inc.
英文描述： Digital Media Processor
中文描述： 數(shù)字媒體處理器
文件頁數(shù)： 107/309頁
文件大小： 2216K
代理商： TMS320DM6437ZDU5
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www.ti.com
P
TMS320DM6437
Digital Media Processor
SPRS345B–NOVEMBER 2006–REVISED MARCH 2007
Table 3-19. PINMUX0 Register Bit Descriptions (continued)
Bit
Field Name
Description
Pins Controlled
8-bit EMIFA (Async) Pinout Mode 1 Address Width Select
or
Fast Boot PLL
Multiplier Select
This field serves two purposes:
1.
If AEM = 001b, this field serves as the 8-bit EMIFA (Async) Pinout Mode 1
Address Width Select.
2.
If FASTBOOT = 1
and
AEM = 0 (000b), 3 (011b), 4 (100b),
or
5 (101b), this
field serves as the
Fastboot PLL Multiplier Select
.
Fastboot PLL Multiplier Select:
For more details on the AEAW pin functions as
Fastboot PLL Multiplier Select, see
Section 3.4.1
,
Bootmodes
.
EMIFA Address Width Select:
Sub-Block 0
000b = EMIFA (Async) pinout supports
only
EM_A[12:0] address pins.
EMIFA (Async) signals EM_A[20:13]
are not
pinned out. PINMUX bit fields
PCIEN, CI76SEL, CI54SEL, CI32SEL, and CI10SEL determine the function of
these 8 pins.
CI7(CCD15)/EM_A[13]/AD25/EM_D[0]/GP[51]
CI6(CCD14)/EM_A[14]/AD27/EM_D[1]/GP[50]
CI5(CCD13)/EM_A[15]/AD29/EM_D[2]/GP[49]
CI4(CCD12)/EM_A[16]/PGNT/EM_D[3]/GP[48]
CI3(CCD11)/EM_A[17]/AD31/EM_D[4]/GP[47]
CI2(CCD10)/EM_A[18]/PRST/EM_D[5]/GP[46]
CI1(CCD9)/EM_A[19]/PREQ/EM_D[6]/GP[45]
CI0(CCD8)/EM_A[20]/PINTA/EM_D[7]/GP[44]
001b = EMIFA (Async) pinout supports
only
EM_A[14:0] address pins.
EMIFA (Async) signals EM_A[14:13]
are
pinned out. PINMUX0 bit field CI76SEL
must
be programmed to 0.
EMIFA (Async) signals EM_A[20:15]
are not
pinned out. PINMUX0 bit fields
CI54SEL, CI32SEL, and CI10SEL determine the function of these 6 pins.
18:16
AEAW
(2)
The combination of PINMUX0/1 fields PCIEN,
AEM, AEAW, CI10SEL, CI32SEL, CI54SEL,
and CI76SEL control the muxing of these 8
pins.
(1)
010b = EMIFA (Async) pinout supports
only
address pins EM_A[16:0].
EMIFA (Async) signals EM_A[16:13]
are
pinned out. PINMUX0 bit fields CI76SEL
and CI54SEL
must
be programmed to 0.
EMIFA (Async) signals EM_A[20:17]
are not
pinned out. PINMUX0 bit fields
CI32SEL and CI10SEL determine the function of these 4 pins.
011b = EMIFA (Async) pinout supports
only
address pins EM_A[18:0].
EMIFA (Async) signals EM_A[18:13]
are
pinned out. PINMUX0 bit fields
CI76SEL, CI54SEL, and CI32SEL
must
be programmed to 0.
EMIFA (Async) signals EM_A[20:19]
are not
pinned out. PINMUX0 bit field
CI10SEL determines the function of these 2 pins.
100b = EMIFA (Async) pinout supports address pins EM_A[20:0].
EMIFA (Async) signals EM_A[20:13]
are
pinned out. PINMUX0 bit fields
CI76SEL, CI54SEL, CI32SEL, and CI10SEL
must
be programmed to 0.
101b through 111b = Reserved.
VPBE Clock Select.
Sub-Block 1
0 = GPIO (
default
)
Pin functions as GPIO (GP[30]).
VPBECLK/GP[30]
15
VPBECKEN
The PINMUX0 field VPBECKEN alone controls
the muxing of this pin.
1 = VPBE Clock (VPBECLK)
Pin functions as VPBE Clock (VPBECLK).
VENC RGB Mode and LCD_FIELD Select.
000b = No VENC RGB Mode
or
LCD_FIELD supported.
These pins function as GPIO and/or EMIFA based on AEM setting (
default
).
001b = LCD_FIELD Mode.
VENC LCD_FIELD pin function
is
supported. The remaining 7 pins function as
GPIO and/or EMIFA based on AEM setting.
Applicable
only
if AEM = 0 (000b), 4 (100b), or 5 (101b).
Sub-Block 1
G0/EM_CS2/GP[12]
B0/LCD_FIELD/EM_A[3]/GP[11]
R0/EM_A[4]/GP[10]/(AEAW2/PLLMS2)
G1/EM_A[1]/(ALE)/GP[9]/AEAW1/PLLMS1)
B1/EM_A[2]/(CLE)/GP[8]/(AEAW0/PLLMS0)
R1/EM_A[0]/GP[7]/(AEM2)
R2/EM_BA[0]/GP[6]/(AEM1)
B2/EM_BA[1]/GP[5]/(AEM0)
010b = RGB666 Mode.
VENC RGB666 pins (R2, B2)
are
supported, along with 6 GPIO pins (GP[12:7]).
Applicable
only
if AEM = 0 (000b).
14:12
RGBSEL
011b = RGB666 + LCD_FIELD Mode.
VENC RGB666 (R2, B2)
and
LCD_FIELD pins
are
supported, along with 5 GPIO
pins (GP[12] and GP[10:7]).
Applicable
only
if AEM = 0 (000b).
The combination of PINMUX0 fields RGBSEL
and AEM, control the muxing of these 8 pins.
(1)
100b = RGB888 Mode.
VENC RGB888 (G0, B0, R0, G1, B1, R1, R2, B2) pins
are
supported.
Applicable
only
if AEM = 0 (000b).
101b through 111b = Reserved.
(2)
The AEAW default value is latched at reset from AEAW[2:0] configuration inputs. The latched values are also shown at
BOOTCFG.PLLMS (
read-only
).
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Device Configurations
107
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PDF描述
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TMX320DM6437BZDUA Digital Media Processor
TMX320DM6437BZWTA Digital Media Processor
TMS320DM6443_07 Digital Media System-on-Chip
TMX320DM6443AZWT Digital Media System-on-Chip
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參數(shù)描述
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