參數(shù)資料
型號(hào)： SYM53C895A
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI Controller(PCI與Ultra2 SCSI連接控制器)
中文描述： PCI到Ultra2 SCSI控制器（的PCI與Ultra2的SCSI連接控制器）
文件頁數(shù)： 343/352頁
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代理商： SYM53C895A
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Index
IX-9
interrupt status zero (SIST0)
4-75
interrupts
2-46
isolation mode (ISO)
4-87
longitudinal parity (SLPAR)
4-79
loopback mode
2-23
loopback mode (SLB)
4-89
low level mode (LOW)
4-90
LVD Link
2-33
mode (SMODE[1:0])
4-93
MSG/ signal (MSG)
4-46
output control latch (SOCL)
4-38
output data latch (SODL)
4-94
parity control
2-26
parity error (PAR)
4-73
performance
1-6
phase
5-11
,
5-28
phase mismatch - initiator mode
4-72
reset condition (RST)
4-73
RST/ received (RST)
4-77
RST/ signal (RST)
4-44
SDP0/ parity signal (SDP0)
4-44
SDP1 signal (SDP1)
4-48
selected as ID (SSAID)
4-86
selector ID (SSID)
4-39
serial EEPROM access
2-56
signals
3-12
status one (SSTAT1)
4-44
status two (SSTAT2)
4-46
status zero (SSTAT0)
4-43
synchronous offset maximum (SOM)
4-87
synchronous offset zero (SOZ)
4-86
synchronous transfer period (TP[2:0])
4-32
termination
2-37
test four (STEST4)
4-93
test one (STEST1)
4-87
test three (STEST3)
4-90
test two (STEST2)
4-88
test zero (STEST0)
4-86
timer one (STIME1)
4-84
timer zero (STIME0)
4-82
TolerANT technology
1-5
transfer (SXFER)
4-32
true end of process (TEOP)
4-56
Ultra2 SCSI
2-20
valid (VAL)
4-39
wide residue (SWIDE)
4-80
SCSI SCRIPTS operation
5-2
sample instruction
5-3
SCSI-1 transfers (differential 4.17 mbytes)
6-57
SCSI-2
fast transfers
10.0 Mbytes (8-bit transfers)
40 MHz clock
6-57
50 MHz clock
6-58
20.0 Mbytes (16-bit transfers)
40 MHz clock
6-57
50 MHz clock
6-58
SCTRL signals
3-13
SD[15:0]+-
3-12
SDP[1:0]+-
3-12
second dword
5-12
,
5-21
,
5-22
,
5-31
,
5-34
,
5-37
SEL
2-44
select
2-17
instruction
5-15
with ATN/
5-19
with SATN/ on a start sequence (WATN)
4-23
selected (SEL)
4-72
,
4-76
selection or reselection time-out (STO)
4-74
,
4-78
selection response logic test (SLT)
4-86
selection time-out (SEL[3:0])
4-83
semaphore (SEM)
4-49
serial EEPROM
data format
2-57
interface
2-56
SERR/
3-8
SERR/ enable (SE)
4-4
set instruction
5-15
,
5-17
set/clear
carry
5-19
SACK/
5-20
shadow register test mode (SRTM)
4-60
SI_O+-
3-13
SI_O/ status (I_O)
4-40
SID
2-57
SIDL
least significant byte full (ILF)
4-43
most significant byte full (ILF1)
4-46
SIEN0
2-43
SIEN1
2-43
signal process (SIGP)
4-49
,
4-55
signaled system error (SSE)
4-5
simple arbitration
4-21
single
address cycles
2-19
ended SCSI signals
6-7
step interrupt (SSI)
4-41
,
4-68
step mode (SSM)
4-70
SIP
2-42
,
2-46
SIST0
2-25
,
2-43
,
2-46
,
2-47
SIST1
2-43
,
2-46
,
2-47
slow ROM pin
3-20
SLPAR high byte enable (SLPHBEN)
4-28
SLPAR mode (SLPMD)
4-28
SMSG+-
3-13
SMSG/ status (MSG)
4-40
SODL
least significant byte full (OLF)
4-43
most significant byte full (OLF1)
4-47
register
2-50
,
2-51
,
2-52
SODR
least significant byte full (ORF)
4-43
most significant byte full (ORF1)
4-46
software reset (SRST)
4-49
source I/O memory enable (SIOM)
4-66
special cycle command
2-4
SREQ
2-47
SREQ+-
3-13
SREQ/ status (REQ)
4-40
SREQ2+-
3-13
SRST+-
3-13
SSEL+-
3-13
SSEL/ status (SEL)
4-40
SSTAT0
2-25
SSTAT1
2-25
stacked interrupts
2-46
start
address
5-12
,
5-21
DMA operation (STD)
4-70
SCSI transfer (SST)
4-26
sequence (START)
4-22
static block move selector (SBMS)
4-102
STEST2 register
2-24
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