參數(shù)資料
型號(hào)： SYM53C895A
廠商： LSI Corporation
英文描述： PCI to Ultra2 SCSI Controller(PCI與Ultra2 SCSI連接控制器)
中文描述： PCI到Ultra2 SCSI控制器（的PCI與Ultra2的SCSI連接控制器）
文件頁(yè)數(shù)： 177/352頁(yè)
文件大小： 4647K
代理商： SYM53C895A
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SCSI Registers
4-69
The IRQ/ output is latched. Once asserted, it will remain asserted until
the interrupt is cleared by reading the appropriate status register.
Masking an interrupt after the IRQ/ output is asserted does not cause
deassertion of IRQ/.
For more information on interrupts, see
Chapter 2, “Functional
Description”
.
Register: 0x3A
Scratch Byte Register (SBR)
Read/Write
This is a general purpose register. Apart from CPU access, only Register
Read/Write and Memory Moves into this register alter its contents. The
default value of this register is zero. This register is called the DMA
Watchdog Timer on previous SYM53C8XX family products.
Register: 0x3B
DMA Control (DCNTL)
Read/Write
CLSE
Cache Line Size Enable
Setting this bit enables the SYM53C895A to sense and
react to cache line boundaries set up by the
DMA Mode
(DMODE)
or PCI
Cache Line Size
register, whichever
contains the smaller value. Clearing this bit disables the
cache line size logic and the SYM53C895A monitors the
cache line size using the DMODE register.
7
PFF
Prefetch Flush
Setting this bit causes the prefetch unit to flush its
contents. The bit clears after the flush is complete.
6
PFEN
Prefetch Enable
Setting this bit enables an 8-Dword SCRIPTS instruction
prefetch unit. The prefetch unit, when enabled, will fetch
8 Dwords of instructions and instruction operands in
bursts of 4 or 8 Dwords. Prefetching instructions allows
the SYM53C895A to make more efficient use of the
5
7
6
5
4
3
2
1
0
CLSE
PFF
PFEN
SSM
IRQM
STD
IRQD
COM
0
0
0
0
0
0
0
0
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PDF描述
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