參數(shù)資料
型號(hào): SY10E431JC
廠商: MICREL INC
元件分類(lèi): 通用總線(xiàn)功能
英文描述: 3-BIT DIFFERENTIAL FLIP-FLOP
中文描述: 10E SERIES, TRIPLE POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC28
封裝: PLASTIC, LCC-28
文件頁(yè)數(shù): 1/4頁(yè)
文件大?。?/td> 61K
代理商: SY10E431JC
DESCRIPTION
FEATURES
I
Differential D, clock and Q
I
Extended 100E V
EE
range of –4.2V to –5.5V
I
V
BB
output for single-ended use
I
1100MHz min. toggle frequency
I
Edge-triggered asynchronous set and reset
I
Fully compatible with Motorola MC10E/100E431
I
Available in 28-pin PLCC package
The SY10/100E431 are 3-bit flip-flops with differential
clock, data input and data output.
The asynchronous Set and Reset controls are edge-
triggered rather than level controlled. This allows the user
to rapidly set or reset the flip-flop and then continue
clocking at the next clock edge without the necessity of
de-asserting the set/reset signal (as would be the case
with a level controlled set/reset).
The E431 is also designed with larger internal swings,
an approach intended to minimize the time spent crossing
the threshold region and thus reduces the metastability
susceptibility window.
3-BIT DIFFERENTIAL
FLIP-FLOP
SY10E431
SY100E431
BLOCK DIAGRAM
D
0
D
0
Q
0
Q
0
V
BB
CLK
0
CLK
0
S
0
R
0
D
Q
Q
S
R
D
1
D
1
Q
1
Q
1
CLK
1
CLK
1
S
1
R
1
D
Q
Q
S
R
D
2
D
2
Q
2
Q
2
CLK
2
CLK
2
S
2
R
2
D
Q
Q
S
R
Pin
Function
D[0:2], D[0:2]
Differential Data Inputs
CLK[0:2], CLK[0:2]
Differential Clock Inputs
S[0:2]
Edge Triggered Set Inputs
R[0:2]
Edge Triggered Reset Inputs
V
BB
V
BB
Reference Output
Q[0:2], Q[0:2]
Differential Data Outputs
V
CCO
V
CC
to Output
PIN NAMES
PIN CONFIGURATION
Rev.: C
Issue Date:
Amendment: /1
February, 1998
18
17
16
15
14
13
12
5
6
7
8
9
10 11
26
27
28
1
2
3
4
TOP VIEW
PLCC
J28-1
25 24 23 22 21 20 19
CLK
1
R
1
V
EE
S
1
D
1
D
1
CLK
1
C
0
D
0
R
0
S
0
V
C
C
0
D
0
Q
2
V
CC
Q
1
Q
1
Q
0
Q
0
Q
2
D
2
R
2
V
B
C
2
S
2
C
2
D
2
D
n
CLK
n
R
n
S
n
Q
n
L
Z
L
L
L
H
Z
L
L
H
X
L
Z
L
L
X
L
L
Z
H
TRUTH TABLE
(1)
NOTE:
1. Z = LOW-to-HIGH transition.
1
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PDF描述
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