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參數(shù)資料
| 型號： | STD80 |
| 英文描述： | STD80 0.5 Micron STD80 Standard Cell Library|Data Sheet |
| 中文描述： | STD80 0.5微米STD80標準單元庫|數(shù)據(jù)表 |
| 文件頁數(shù)： | 26/982頁 |
| 文件大?。?/td> | 3268K |
| 代理商： | STD80 |
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INTRODUCTION TO STD80/STDM80
DELAY MODEL
SEC ASIC
1-13
STD80/STDM80
DELAY MODEL
The ASIC timing characteristics consist of the
following components:
Cell propagation delay from input to output
transitions based on input waveform slope, fanout
loads and distributed interconnection wire
resistance and capacitance.
Interconnection wire delay across the metal lines.
Timing requirement parameters such as setup
time, hold time, recovery time, skew time,
minimum pulse width, etc.
Derating factors for junction temperature, power
supply voltage, and process variations.
Timing model for STD80/STDM80 focuses on how to
characterize cell propagation delay time accurately. To
accomplish this goal, 2-dimensional table look-up
delay model has been adopted. The index variables of
this table are input waveform slope and output load
capacitance. See the figure below. SEC ASIC design
automation system supports an n-dimensional table
model even though we adopted 2-dimensional model
for our 0.5
μ
m cell-based products.
Figure 1-16.
2-Dimensional Table Delay Model
The Table 1-11. Table Delay Model Example shows an
example of this model for 2-input NAND cell. The data
in this table are high-to-low transition delay times from
one of the two input pins to output pin. The number of
points and values of the index variables can differ for
each cell.
Table 1-11.
Table Delay Model Example
0.03
0.13
0.07
0.14
0.08
0.17
0.06
0.18
0.01
0.18
Notice that 4-by-4 table is used. Delay values between
grid points and beyond this table are determined by
linear interpolation and extrapolation methods. This
general table delay model provides great flexibility as
well as high accuracy since extensive software
revisions are not required when a cell library is
updated. The other timing components such as
interconnection wire delay, timing requirement
parameters and derating factors are characterized in a
commonly-accepted way in industry.
The delay time due to the interconnection wire can be
separated into two components. One is the signal
propagation delay time across the metal lines. This
delay time component is computed through
conventional RC analysis based on
∏
-model. The
other is an additional delay on the driving cell due to
the wire load. The traditional way to compute this is
based on the lumped capacitance model, ignoring wire
resistance.
For sub-micron technology, this approximation cannot
be accepted any more. The wire resistance has a
shielding effect on the driving cell from load
capacitances. An effective capacitance C
EFF
, a single
capacitance approximating distributed interconnection
wire resistance and capacitance, is derived, as
illustrated in the following figure. The compensation
factor K, extracted for each cell, is a function of the
length of interconnection wires and the layout
topology. All these effects are merged to determine the
effective capacitance and this value is used as an
index of the table delay model.
Figure 1-17.
Concept of Effect Capacitance
Propagation
Delay [ns]
Input Waveform
Slope [ns]
Load
Cap [pF]
1.2
1.5
1.0
0.5
1.02.03.0
0.40.8
0.53
0.42
0.45
0.51
0.60
1.32
0.97
1.02
1.07
1.18
0.10
0.30
0.80
1.60
C
EFF
= f (K, Cload)
Cap.
Slope
相關PDF資料 |
PDF描述 |
|---|---|
| STD83003-1 | BJT |
| STD83003T4 | BJT |
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