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參數資料
| 型號： | SSTUAF32866BHLFT |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 鎖存器 |
| 英文描述： | 32866 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96 |
| 封裝： | LEAD FREE, MO-205CC, BGA-96 |
| 文件頁數： | 7/30頁 |
| 文件大小： | 599K |
| 代理商： | SSTUAF32866BHLFT |
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ICSSSTUAF32866B
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
15
ICSSSTUAF32866B
7096/13
Timing Requirements Over Recommended Operating Free-Air Temperature
Range
Switching Characteristics Over Recommended Free Air Operating Range
(unless otherwise noted)
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fCLOCK
Clock Frequency
410
MHz
tW
Pulse Duration, CLK, CLK HIGH or LOW
1
ns
tACT1
1
VREF must be held at a valid input voltage level and data inputs must be held at valid logic levels for a
minimum time of tACT(max) after RESET is taken HIGH.
Differential Inputs Active Time
10
ns
tINACT2
2
VREF, data, and clock inputs must be held at a valid input voltage levels (not floating) for a minimum
time of tINACT(max) after RESET is taken LOW.
Differential Inputs Inactive Time
15
ns
tSU
Setup
Time
DCS before CLK
↑ , CLK↓, CSR HIGH; CSR before
CLK
↑ , CLK↓, DCS HIGH
0.7
ns
DCS before CLK
↑ , CLK↓, CSR LOW
0.5
DODT, DOCKE, and data before CLK
↑ , CLK↓
0.5
PAR_IN before CLK
↑ , CLK↓
0.5
tH
Hold
Time
DCS, DODT, DCKE, and data after CLK
↑ , CLK↓
0.5
ns
PAR_IN after CLK
↑ , CLK↓
0.6
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fMAX
Max Input Clock Frequency
410
MHz
tPDM
Propagation Delay, single bit switching, CLK
↑ / CLK↓to Qn
1.3
1.9
ns
tPDMSS
Propagation Delay, simultaneous switching, CLK
↑ / CLK↓to Qn
2
ns
tPD
Propagation Delay, CLK
↑ / CLK↓to PPO
0.5
1.7
ns
tLH
LOW to HIGH Propagation Delay, CLK
↑ / CLK↓to QERR
0.9
3
ns
tHL
HIGH to LOW Propagation Delay, CLK
↑ / CLK↓to QERR
0.9
2.4
ns
tPHL
HIGH to LOW Propagation Delay, RESET
↓to PPO to Qn↓
3ns
tPLH
LOW to HIGH Propagation Delay, RESET
↓to QERR↑
3ns
相關PDF資料 |
PDF描述 |
|---|---|
| SSTUAF32869AHLFT | 32869 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA150 |
| SSTUB32864EC/G | 32864 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PBGA96 |
| SSTUB32868ET/S | 32868 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA176 |
| SSTUG32865ET/S | SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA160 |
| SSTUG32868ET/G | 32868 SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PBGA176 |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| SSTUAF32868AHLF | 功能描述:寄存器 RoHS:否 制造商:NXP Semiconductors 邏輯類型:CMOS 邏輯系列:HC 電路數量:1 最大時鐘頻率:36 MHz 傳播延遲時間: 高電平輸出電流:- 7.8 mA 低電平輸出電流:7.8 mA 電源電壓-最大:6 V 最大工作溫度:+ 125 C 封裝 / 箱體:SOT-38 封裝:Tube |
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| SSTUAF32868BHLF | 功能描述:IC REG BUFFER 28BIT DDR2 176BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:- 產品變化通告:Product Discontinuation 25/Apr/2012 標準包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數:14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應商設備封裝:48-TSSOP 包裝:帶卷 (TR) |
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