參數(shù)資料
型號(hào)： SL15300ZCT
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 14/16頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK SSCG 1PLL 2CH 8TSSOP
標(biāo)準(zhǔn)包裝： 2,500
系列： *
Rev 2.0, October 11, 2010
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SL15300
Pull-up or Down Resistors
RPU/D
CMOS Level, if Pins 4 and 8
programmed as PD#, OE,
SSON# or FS
90
160
230
kΩ
Operating Supply Current
IDD
FIN=30MHz and all 4 clocks are
at 66MHz and +/-2.0% Spread
and CL=0
-
7.0
8.3
mA
Standby Current
ISBC
PD#=GND
-
70
90
μA
Output Leakage Current
IOL
Pins 4, 6, 7 and 8. If
programmed as SSCLK or
REFCLK
-10
-
10
μA
Programmable
Input Capacitance at
Pins 2 and 3
PCin
PCout
Minimum setting value
-
8
-
pF
Maximum setting value
-
40
-
pF
Resolution (programming steps)
-
0.5
-
pF
Input Capacitance
CIN2
Pins 4 and 8
If programmed as PD#, OE,
SSON or FS
-
4
6
pF
Load Capacitance
CL
Pins 4, 6, 7 and 8. If
programmed as SSCLK or
REFCLK
-
15
pF
AC Electrical Characteristics (C-Grade)
Unless otherwise stated VDD= 2.5V+/- 10%, CL=15pF and Ambient Temperature range 0 to +85 Deg C
Parameter
Symbol
Condition
Min
Typ
Max
Unit
Input Frequency Range
FIN1
Crystal or Ceramic Resonator
8
-
48
MHz
Input Frequency Range
FIN2
External Clock
8
-
166
MHz
Output Frequency Range FOUT1
SSCLK
3
-
200
MHz
Output Frequency Range FOUT2
REFCLK, crystal or resonator input
0.25
-
48
MHz
Output Frequency Range FOUT3
REFCLK, clock input
0.25
-
166
MHz
Output Duty Cycle
DC1
SSCLK
45
50
55
%
Output Duty Cycle
DC2
REFCLK, Xtal input
45
50
55
%
Output Duty Cycle
DC3
REFCLK, clock input
40
50
60
%
Input Duty Cycle
DCIN
Clock Input, Pin 3
40
50
60
%
Output Rise/Fall Time
tr/f1
Programmable, VDD=2.5
CL=15pF, 20 to 80% of VDD
-
4.80
5.80
ns
Output Rise/Fall Time
tr/f2
Programmable, VDD=2.5
CL=15pF, 20 to 80% of VDD
-
2.60
3.10
ns
Output Rise/Fall Time
tr/f3
Programmable, VDD=2.5
CL=15pF, 20 to 80% of VDD
-
1.80
2.20
ns
Output Rise/Fall Time
tr/f4
Programmable, VDD=2.5
CL=15pF, 20 to 80% of VDD
-
1.40
1.70
ns
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PDF描述
SL15100ZCT IC CLOCK SSCG 1PLL 2CH 8TSSOP
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