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參數(shù)資料
型號： SI3000-C-GS
廠商： Silicon Laboratories Inc
文件頁數(shù)： 33/34頁
文件大?。?/td> 0K
描述： IC VOICE CODEC 3.3V/5V 16SOIC
標(biāo)準(zhǔn)包裝： 48
類型： 語音頻帶編解碼器
數(shù)據(jù)接口： 串行
分辨率（位）： 16 b
ADC / DAC 數(shù)量： 1 / 1
三角積分調(diào)變： 無
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 84 / 84
電壓 - 電源，模擬： 3 V ~ 5.25 V
電壓 - 電源，數(shù)字： 3 V ~ 5.25 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-SOIC（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 16-SOIC N
包裝： 管件
其它名稱： 336-2136-5
Si3000
8
Rev. 1.4
Figure 2. Serial Interface Timing Diagram
Table 7. Switching Characteristics—Serial Interface
(VA, VD = 5 V ±5% or 3.3 V ±10%, TA = 0 to 70°C, CL = 20 pF)
Parameter
Symbol
Test Condition
Min
Typ
Max
Unit
Cycle Time, SCLK
tc
354
1/256 Fs
—
ns
SCLK Duty Cycle
tdty
—
50
—
%
Delay Time, SCLK
to FSYNC
td1
—
10
ns
Delay Time, SCLK
to SDO Valid
td2
—
20
ns
Delay Time, SCLK
to FSYNC
td3
—
10
ns
Setup Time, SDI, before SCLK
tsu
25
—
ns
Hold Time, SDI, after SCLK
th
20
—
ns
Setup Time, FSYNC (mode 2) before
MCLK
tsu
25
—
ns
Hold Time, FSYNC (mode 2) after
MCLK
th
20
—
ns
Note:
All timing is referenced to the 50% level of the waveform. Input test levels are VIH = VD – 0.4 V, VIL = 0.4 V
SCLK
td1
VOH
VOL
FSYNC
(mode 0)
FSYNC
(mode 1)
td3
16 Bit
SDO
16 Bit
SDI
D0
D1
tsu
th
td2
FSYNC
(mode 2)
D0
... D2
High-Z
D15
D14
D1
D0
D15
D14
tc
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PDF描述
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