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參數(shù)資料
| 型號(hào)： | S71PL032J08 |
| 廠商： | Spansion Inc. |
| 英文描述： | STACKED MULTI CHIP PRODUCT FLASH MEMORY AND RAM |
| 中文描述： | 堆疊式多芯片產(chǎn)品，閃存和RAM |
| 文件頁數(shù)： | 86/196頁 |
| 文件大?。?/td> | 5729K |
| 代理商： | S71PL032J08 |
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86
S29PL127J/S29PL064J/S29PL032J for MCP
S29PL127J_064J_032J_MCP_00_A3 August 12, 2004
A d v a n c e I n f o r m a t i o n
Read Operations
Notes:
1. Not 100% tested.
2. See
Figure 9
and Table
21
for test specifications.
3. Measurements performed by placing a 50 ohm termination on the data pin with a bias of V
CC
/2. The time from OE#
high to the data bus driven to V
CC
/2 is taken as t
DF
.
4. For 70pF Output Load Capacitance, 2 ns will be added to the above t
ACC
,t
CE
,t
PACC
,t
OE
values for all speed grades.
Table 23. Read-Only Operations
Parameter
Description
Test Setup
Speed Options
JEDEC
Std.
55
60
65
70
Unit
t
AVAV
t
RC
Read Cycle Time (Note 1)
Min
55
60
65
70
ns
t
AVQV
t
ACC
Address to Output Delay
CE#, OE# = V
IL
Max
55
60
65
70
ns
t
ELQV
t
CE
Chip Enable to Output Delay
OE# = V
IL
Max
55
60
65
70
ns
t
PACC
Page Access Time
Max
20
25
30
ns
t
GLQV
t
OE
Output Enable to Output Delay
Max
20
25
30
ns
t
EHQZ
t
DF
Chip Enable to Output High Z (Note 3)
Max
16
ns
t
GHQZ
t
DF
Output Enable to Output High Z (Notes 1,
3)
Max
16
ns
t
AXQX
t
OH
Output Hold Time From Addresses, CE# or
OE#, Whichever Occurs First (Note 3)
Min
5
ns
t
OEH
Output Enable Hold
Time (Note 1)
Read
Min
0
ns
Toggle and
Data# Polling
Min
10
ns
Figure 11. Read Operation Timings
t
OH
t
CE
Data
WE#
Addresses
CE#
OE#
HIGH Z
Valid Data
HIGH Z
Addresses Stable
t
RC
t
ACC
t
OEH
t
RH
t
OE
t
RH
0 V
RY/BY#
RESET#
t
DF
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