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參數(shù)資料
| 型號(hào)： | S1C62A33D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 0.6 MHz, MICROCONTROLLER, UUC86 |
| 封裝： | DIE-86 |
| 文件頁數(shù)： | 262/280頁 |
| 文件大?。?/td> | 1603K |
| 代理商： | S1C62A33D |
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I-68
EPSON
S1C62N33 TECHNICAL HARDWARE
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (Event Counter)
EV00–EV03:
Event counter Low-order
(F8H)
EV04–EV07:
Event counter High-order
(F9H)
The four low-order data bits of event counter are read out.
These four bits are read-only, and cannot be used for writ-
ing.
At initial reset, event counter is set to "00H".
The four high-order data bits of event counter are read out.
These four bits are read-only, and cannot be used for writ-
ing.
At initial reset, event counter is set to "00H".
This is the register for resetting event counter.
When "1" is written:
Event counter reset
When "0" is written:
No operation
Read-out:
Always "0"
When "1" is written, event counter is reset and the data
becomes "00H". When "0" is written, no operation is exe-
cuted.
This is a write-only bit, and is always "0" at read-out.
This register controls the event counter RUN/STOP status.
When "1" is written:
RUN
When "0" is written:
STOP
Read-out:
Valid
When "1" is written, the event counter enters the RUN
status and starts receiving the clock signal input.
When "0" is written, the event counter enters the STOP
status and the clock signal input is ignored. (However, input
to the input port is valid.)
At initial reset, this register is set to "0".
To prevent erroneous reading of the event counter data, read
out the counter data several times, compare it, and use the
matching data as the result.
EVRST:
Event counter reset
(FCHD0)
EVRUN:
Event counter RUN/STOP
(FCHD2)
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