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參數(shù)資料
| 型號： | S1C62740D |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 1.3 MHz, MICROCONTROLLER, UUC109 |
| 封裝： | DIE-109 |
| 文件頁數(shù)： | 22/249頁 |
| 文件大?。?/td> | 1712K |
| 代理商： | S1C62740D |
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I-106
EPSON
S1C62740 TECHNICAL HARDWARE
CHAPTER 4: PERIPHERAL CIRCUITS AND OPERATION (Interrupt and HALT/SLEEP)
Interrupt and HALT/SLEEP
<Interrupt types>
The S1C62740 provides the following interrupt settings, each of
which is maskable.
External interrupt:
Input interrupt (2 system)
Internal interrupt:
Timer interrupt (4 system)
Stopwatch interrupt (2 system)
Programmable timer interrupt (1 system)
Serial interface interrupt (1 system)
A/D converter interrupt (1 system)
To authorize interrupt, the interrupt flag must be set to "1" (EI) and
the necessary related interrupt mask registers must be set to "1"
(enable).
When an interrupt occurs the interrupt flag is automatically reset
to "0" (DI), and interrupts after that are inhibited.
Figure 4.15.1 shows the configuration of the interrupt circuit.
<HALT and SLEEP>
The S1C62740 has HALT and SLEEP functions that considerably
reduce the current consumption when it is not necessary.
The CPU enters the HALT status when the HALT instruction is
executed.
In the HALT status, the operation of the CPU is stopped. However,
the oscillation circuit operates. Reactivating the CPU from the
HALT status is done by generating an interrupt request. When it
does not reactivate upon an interrupt request, the watchdog timer
will cause it to restart from the initial reset status.
When shifted into the SLEEP as the result of a SLEEP instruction,
the operation of the CPU is stopped, the same as for the HALT
status, and the oscillation circuit also stops.
Reactivation from the SLEEP status can only be done by generation
of K10 input interrupt request. Consequently, when it shifts to the
SLEEP status, you must invariably set the K10 interrupt to enable.
When the SLEEP status is canceled by a K10 input interrupt, wait
for oscillation to stabilize, then restart the CPU operation.
When shifting to the SLEEP status, the CPU clock must be set to
OSC1 and the OSC3 oscillation circuit must be off.
Refer to the "S1C6200/6200A Core CPU Manual" for transition to
the HALT/SLEEP status and timing of its cancellation.
4.15
相關(guān)PDF資料 |
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