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參數(shù)資料
| 型號： | PSD813F2A |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable(ISP) Peripherals For 8-bit MCUs(用于八位MCU的閃速在系統(tǒng)可編程外圍芯片) |
| 中文描述： | Flash在系統(tǒng)可編程（ISP）為周邊8位微控制器（用于八位微控制器的閃速在系統(tǒng)可編程外圍芯片） |
| 文件頁數(shù)： | 32/103頁 |
| 文件大小： | 1180K |
| 代理商： | PSD813F2A |
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PSD8XXF2/3/4/5
32/103
Decode PLD (DPLD)
The DPLD, shown in Figure 12, is used for decod-
ing the address for internal and external compo-
nents. The DPLD can be used to generate the
following decode signals:
I
8 Sector Select (FS0-FS7) signals for the
primary Flash memory (three product terms
each)
I
4 Sector Select (CSBOOT0-CSBOOT3) signals
for the secondary Flash memory (three product
terms each)
I
1 internal SRAM Select (RS0) signal (two
product terms)
I
1 internal CSIOP Select (PSD Configuration
Register) signal
I
1 JTAG Select signal (enables JTAG on Port C)
I
2 internal Peripheral Select signals
(Peripheral I/O mode).
Figure 12. DPLD Logic Array
(INPUTS)
(24)
(8)
(16)
(1)
PDN (APD OUTPUT)
I/O PORTS (PORT A,B,C)
(8)
PGR0 -PGR7
(8)
MCELLAB.FB [7:0] (FEEDBACKS)
MCELLBC.FB [7:0] (FEEDBACKS)
A[15:0]
*
(3)
(3)
PD[2:0] (ALE,CLKIN,CSI)
CNTRL[2:0] (READ/WRITE CONTROL SIGNALS)
(1)
(1)
RESET
RD_BSY
RS0
CSIOP
PSEL0
PSEL1
8 PRIMARY FLASH
MEMORY SECTOR SELECTS
SRAM SELECT
I/O DECODER
SELECT
PERIPHERAL I/O MODE
SELECT
CSBOOT 0
CSBOOT 1
CSBOOT 2
CSBOOT 3
FS0
FS7
3
3
3
3
3
3
3
3
3
3
3
3
2
JTAGSEL
AI02873D
FS1
FS2
FS3
FS6
FS5
FS4
1
1
1
1
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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