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參數(shù)資料
| 型號： | PIC16C925/L |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, OTPROM, 20 MHz, RISC MICROCONTROLLER, PQCC68 |
| 封裝： | PLASTIC, LCC-68 |
| 文件頁數(shù)： | 152/183頁 |
| 文件大?。?/td> | 3233K |
| 代理商： | PIC16C925/L |
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PIC16C925/926
DS39544A-page 68
Preliminary
2001 Microchip Technology Inc.
9.2.4
MULTI-MASTER
The I2C protocol allows a system to have more than
one master. This is called multi-master. When two or
more masters try to transfer data at the same time,
arbitration and synchronization occur.
9.2.4.1
Arbitration
Arbitration takes place on the SDA line, while the SCL
line is high. The master, which transmits a high when
the other master transmits a low, loses arbitration
(Figure 9-14) and turns off its data output stage. A mas-
ter, which lost arbitration can generate clock pulses
until the end of the data byte where it lost arbitration.
When the master devices are addressing the same
device, arbitration continues into the data.
FIGURE 9-14:
MULTI-MASTER
ARBITRATION
(TWO MASTERS)
Masters that also incorporate the slave function and
have lost arbitration, must immediately switch over to
Slave-Receiver mode. This is because the winning
master-transmitter may be addressing it.
Arbitration is not allowed between:
A Repeated START condition
A STOP condition and a data bit
A Repeated START condition and a STOP
condition
Care needs to be taken to ensure that these conditions
do not occur.
9.2.4.2
Clock Synchronization
Clock synchronization occurs after the devices have
started
arbitration.
This
is
performed
using
a
wired-AND connection to the SCL line. A high to low
transition on the SCL line causes the concerned
devices to start counting off their low period. Once a
device clock has gone low, it will hold the SCL line low
until its SCL high state is reached. The low to high tran-
sition of this clock may not change the state of the SCL
line, if another device clock is still within its low period.
The SCL line is held low by the device with the longest
low period. Devices with shorter low periods enter a
high wait state, until the SCL line comes high. When the
SCL line comes high, all devices start counting off their
high periods. The first device to complete its high
period will pull the SCL line low. The SCL line high time
is determined by the device with the shortest high
period, Figure 9-15.
FIGURE 9-15:
CLOCK
SYNCHRONIZATION
Transmitter 1 Loses Arbitration
DATA 1 SDA
DATA 1
DATA 2
SDA
SCL
CLK
1
CLK
2
SCL
Wait
State
Start Counting
HIGH Period
Counter
Reset
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PIC16C925/PT | 8-BIT, OTPROM, 20 MHz, RISC MICROCONTROLLER, PQFP64 |
| PIC16LC926-I/PT | 8-BIT, OTPROM, 10 MHz, RISC MICROCONTROLLER, PQFP64 |
| PIC16F1518-I/SO | 8-BIT, FLASH, RISC MICROCONTROLLER, PDSO28 |
| PIC16F1518T-E/MV | RISC MICROCONTROLLER, PQCC28 |
| PIC16LF1519-E/MV | 8-BIT, FLASH, RISC MICROCONTROLLER, PQCC40 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PIC16C926/CL | 功能描述:8位微控制器 -MCU 14KB 336 RAM 52 I/O RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| PIC16C926-I/L | 功能描述:8位微控制器 -MCU 14KB 336 RAM 52 I/O RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| PIC16C926-I/L | 制造商:Microchip Technology Inc 功能描述:8BIT CMOS MCU SMD 16C926 PLCC68 |
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