參數(shù)資料
型號(hào)： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁(yè)數(shù)： 641/700頁(yè)
文件大小： 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Operational Description
Data Sheet
676
Rev. 1.2, 2006-01-26
11
Operational Description
11.1
Operational Overview
Each of the four channels of the QuadFALC
TM can be operated in two modes, selected by the register bit
GCM2.VFREQ_EN, see Chapter 3.4.6:
In the so called “flexible master clocking mode” (GCM2.VFREQ_EN = 1
B) all four ports can work in E1 or in T1
mode individually, independent from another.
In the so called “clocking fixed mode” (GCM2.VFREQ_EN = 0
B) all four ports must work together either in E1
or in T1 mode.
The QuadFALC
TM v3.1 can operate either in two basic modes which are selected by GPC6.COMP_DIS, see
GPC6.COMP_DIS = 0
B: The “QuadFALC
“Compatibility Mode” allows an easy migration of designs from
QuadFALC
TM v2.1 to QuadFALCTM v3.1 without the need for software changes. As for the QuadFALCTM v2.1
the register addresses are 10 bits wide. All of the additional features except the more flexible configuration of
the clock systerm are available also in compatibility mode, but are disabled by default and must be activated
by software.
GPC6.COMP_DIS = 1
B: Some configurations of the clock system are supported additionally.
The device is programmable via one of the three integrated micro controller interfaces which are selected by
strapping of the pins IM1 and IM:
The asynchronous interface has two modes: Intel (IM1,IM = 00
B) and Motorola (IM1,IM = 01B). This interface
enables byte or word access to all control and status registers, see Chapter 3.4.1.
SPI interface (IM1,IM = 10
SCI interface (IM1,IM = 11
The QuadFALC
TM has three different kinds of registers:
The control registers configure the whole device and have write and read access.
The status registers are read-only and are updated continuously. Normally, the processor reads the status
registers periodically to analyze the alarm status and signaling data.
The interrupt status registers are read-only and are cleared by reading (“rsc”). They are updated (set)
continuously. Normally, the processor reads the interrupt status registers after an interrupt occurs at pin INT.
Masking can be done with the appropriate interrupt mask registers. Mask registers are control registers.
All this registers can be separate into two groups:
Global registers are not belonging especially to one of the four channels. The higher address byte is 00
H.
The other registers are belonging to one of the four channels. The higher address bytes - marked as xx
H in
the register description - are identical to the numbers 0 up to 3 of the appropriate channels. So every of this
registers exist four times in the whole device with the higher address bytes 00
H to 03H .
11.2
Device Reset
After the device is powered up, the QuadFALC
TM must be forced to the reset state first.
The QuadFALC
TM is forced to the reset state if a low signal is input on pin RES for a minimum period of 10
s, see
Figure 103. During reset the QuadFALC
TM
Needs an active clock on pin MCLK and
The pin VSEL must be connect either to 3.3 V or to V
SS to define if internal voltage regulator is used
The pins IM1 and IM must have defined values to select the micro controller interface.
Only if IM1,IM = 11
B (SCI interface is selected) the pins A(5:0) must have defined values to select the SCI
source address of the device.
Only if IM1 = 1
B (SCI or SPI interface is selected) the pins D(15:5) must have defined values to configure the
central PLL in the master clocking unit of the device.
Only if IM1 = 0
B (asynchronous micro controller interface is selected) the pin READY_EN must have a defined
value to select if the signal READY/DTACK is used
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PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
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