參數(shù)資料
型號(hào)： PEF22554E
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PBGA160
封裝： GREEN, PLASTIC, QFP-144
文件頁(yè)數(shù)： 40/700頁(yè)
文件大?。?/td> 25742K
代理商： PEF22554E
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QuadFALC
TM
PEF 22554 E
Functional Description E1
Data Sheet
134
Rev. 1.2, 2006-01-26
Flexible address recognition (1 byte, 2 bytes)
C/R-bit processing (according to LAPD protocol)
In addition to this, HDLC channel 1 provides:
SS7 support
BOM (bit oriented message) support
Use of time slot 0 (up to 32 time slots)
Use of S
a-bits
Flexibility to insert and extract data during certain time slots, any combination of time slots can be programmed
independently for the receive and transmit direction
The receive FIFO structure is described in Chapter 3.4.3.
Each of these HDLC controllers can be attached to either the line side (so called as “standard configuration”, see
Figure 43) or the system side (“inverse configuration”, see Figure 44). Inverse HDLC mode is selected by setting
MODE.HDLCI = 1, MODE2.HDLCI2 = 1 or MODE3.HDLCI3 = 1 (for each of the three HDLC controllers and each
of the four E1/T1/J1 ports individually).
Figure 43
HDLC Controller Standard Configuration
Figure 44
HDLC Controller Inverse Configuration
Each HDLC controller can be reset individually without disturbing the transmission on the remaining channels. Use
CMDR.SRES for HDLC channel 1, CMDR3.SRES2 for HDLC channel 2 and CMDR4.SRES3 for HDLC channel
3, respectively.
Note that CMDR.RRES resets the whole RX path and therefore all HDLC channels.
After a XDU interrupt on a HDLC controller, the appropriate transmit signaling controller must be reset.
After an RDO interrupt on a HDLC controller, the receive HDLC controller needs no reset. So a receive HDLC
controller reset per channel is not necessary.
In case of common channel signaling the signaling procedure HDLC/SDLC or LAPD according to Q.921 is
supported. The signaling controller of the QuadFALC
TM performs the flag detection, CRC checking, address
comparison and zero-bit removing. The received data flow and the address recognition features can be performed
in very flexible way, to satisfy almost any practical requirements. Depending on the selected address mode, the
QuadFALC
TM performs a 1 or 2-byte address recognition. If a 2-byte address field is selected, the high address
byte is compared with the fixed value FE
H or FCH (group address) as well as with two individually programmable
values in RAH1 and RAH2 registers. According to the ISDN LAPD protocol, bit 1 of the high byte address is
Receive Line
Interface
Transmit Line
Interface
Receive
Buffer
Transmit
Buffer
Receive
System
Interface
Transmit
System
Interface
HDLC
Receiver 1...3
HDLC Transmitter
1...3
QFALCv3_HDLC_1
Receive Line
Interface
Transmit Line
Interface
Receive
Buffer
Transmit
Buffer
Receive
System
Interface
Transmit
System
Interface
HDLC
Receiver 1...3
HDLC Transmitter
1...3
QFALCv3_HDLC_2
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PDF描述
PEF22554HT DATACOM, FRAMER, PQFP144
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
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參數(shù)描述
PEF22554E-V2.1 制造商:Infineon Technologies AG 功能描述:DATACOM, FRAMER, PBGA160
PEF22554EV2.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554EV21 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1 制造商:Rochester Electronics LLC 功能描述:- Bulk
PEF22554EV3.1-G 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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