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參數(shù)資料
| 型號： | P3S12XEP100J1VAA |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 146/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P3S12XEP100J1VAA |
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Chapter 2 Port Integration Module (S12XEPIMV1)
MC9S12XE-Family Reference Manual , Rev. 1.07
146
Freescale Semiconductor
NOTE
Due to internal synchronization circuits, it can take up to 2 bus clock cycles
until the correct value is read on PTH or PTIH registers, when changing the
DDRH register.
2.3.64
Port J Reduced Drive Register (RDRJ)
2
DDRJ
Port J data direction
—
This register controls the data direction of pin 2.
The enabled CS1 signal forces the I/O state to be an output. In those cases the data direction bits will not change.
The DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
1
DDRJ
Port J data direction
—
This register controls the data direction of pin 1.
The enabled SCI2 forces the I/O state to be an output. The DDRM bits revert to controlling the I/O direction of a pin
when the associated peripheral module is disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
0
DDRJ
Port J data direction
—
This register controls the data direction of pin 0.
The enabled SCI3 or CS3 signal forces the I/O state to be an output. In those cases the data direction bits will not
change. The DDRM bits revert to controlling the I/O direction of a pin when the associated peripheral module is
disabled.
1 Associated pin is configured as output.
0 Associated pin is configured as input.
Address 0x026B
Access: User read/write
1
1
Read: Anytime.
Write: Anytime.
7
6
5
4
3
2
1
0
R
RDRJ7
RDRJ6
RDRJ5
RDRJ4
RDRJ3
RDRJ2
RDRJ1
RDRJ0
W
Reset
0
0
0
0
0
0
0
0
Figure 2-62. Port J Reduced Drive Register (RDRJ)
Table 2-59. RDRJ Register Field Descriptions
Field
Description
7-0
RDRJ
Port J reduced drive
—Select reduced drive for outputs
This register configures the drive strength of output pins 7 through 0 as either full or reduced. If a pin is used as input
this bit has no effect.
1 Reduced drive selected (1/6 of the full drive strength).
0 Full drive strength enabled.
Table 2-58. DDRJ Register Field Descriptions (continued)
Field
Description
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PDF描述 |
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