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參數(shù)資料
| 型號(hào)： | OR3T125-4BC432I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA432 |
| 封裝： | BGA-432 |
| 文件頁(yè)數(shù)： | 142/210頁(yè) |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4BC432I |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
37
Programmable Input/Output Cells (continued)
Input Demultiplexing
The combination of input register capability and the two inputs, IN1 and IN2, from each PIO to the internal routing
provides for input signal demultiplexing without any additional resources. Figure 24 shows the input configuration
and general timing for demultiplexing a multiplexed address and data signal. The PIO input signal is sent to both
the input latch and directly to IN2. The signal is latched on the falling edge of the clock and output to routing at IN1.
The address and data are then both available at the rising edge of the system clock. These signals may be regis-
tered or otherwise processed in the PLCs at that clock edge. Figure 24 also shows the possible use of the SLIC
decoder to perform an address decode to enable which registers are to receive the input data. Although the timing
shown is for using the input register as a latch, it may also be used in the same way as an FF. Also note that the
signals found in PIO inputs IN1 and IN2 can be interchanged.
Figure 24. PIO Input Demultiplexing
5-5798(F)
DEC
DQ
PAD
PIO
DQ
CE
SLIC
OTHER ADDRESS
LINES
SCLK
IN1
IN2
SCLK
PIO LATCH
PLC FF
ADDR1
ADDR2
ADDR3
ADDR4
ADDR5
DATA1
DATA2
DATA3
DATA4
DATA1
DATA2
DATA3
ADDR2
ADDR3
ADDR4
ADDR5
DATA0
DATA4
OUTPUT
PIO INPUT
PLC
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