- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383715 > OR2T04A-5J144 PDF資料下載
參數(shù)資料
| 型號： | OR2T04A-5J144 |
| 文件頁數(shù)： | 151/192頁 |
| 文件大?。?/td> | 3148K |
| 代理商： | OR2T04A-5J144 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁當前第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
Data Sheet
June 1999
ORCA Series 2 FPGAs
Lucent Technologies Inc.
151
Timing Characteristics
(continued)
Table 43B. OR2TxxB Global Clock to Output Delay (Pin-to-Pin)—Output on Same Side of the Device as the
Clock Pin
Notes:
The pin-to-pin timing information from ORCAFoundry version 9.2 and later is more accurate than this table. For earlier versions of ORCAFoundry,
the pin-to-pin timing parameters in this table should be used instead of results reported by ORCAFoundry.
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay, the clock routing to the
PFU CLK input, the clock
→
Q of the FF, and the delay through the output buffer. The delay will be reduced if any of the clock branches are not
used. The given timing requires that the input clock pin be located at one of the four center PICs on any side of the device and that the direct
FF
→
I/O routing be used.
If the clock pin is not located at one of the four center PICs, this delay must be increased by up to the following amounts:
OR2T15B = 5.7%, OR2T40B = 12.5%.
Figure 62. Global Clock to Output Delay
OR2TxxB Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C
≤
T
A
≤
70 °C;
Industrial: V
DD
= 3.0 V to 3.6 V, –40 °C
≤
T
A
≤
+85 °C; C
L
=50 pF.
Description
(T
J
= 85 °C, V
DD
= min)
Device
Speed
Unit
-7
-8
Min
—
—
—
—
—
—
Max
7.3
7.5
8.2
8.4
12.9
13.1
Min
—
—
—
—
—
—
Max
6.6
6.6
7.4
7.6
12.1
12.3
CLK Input Pin
→
OUTPUT Pin
(Fast)
CLK Input Pin
→
OUTPUT Pin
(Slewlim)
CLK Input Pin
→
OUTPUT Pin
(Sinklim)
OR2T15B
OR2T40B
OR2T15B
OR2T40B
OR2T15B
OR2T40B
ns
ns
ns
ns
ns
ns
5-4846(F)
OUTPUT (50 pF LOAD)
Q
D
CLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR2T04A-5J144I | Field-Programmable Gate Arrays |
| OR2T04A-5J160 | |
| OR2T04A-5J160I | Field-Programmable Gate Arrays |
| OR2T04A-5T100 | |
| OR2T04A-5T100I | Field-Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR2T04A-5J144I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5J160 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5J160I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5J208 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
| OR2T04A-5J208I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field-Programmable Gate Arrays |
發(fā)布緊急采購，3分鐘左右您將得到回復。