參數(shù)資料
型號(hào)： MPC9772
廠商： Motorola, Inc.
英文描述： 3.3V 1:12 LVCMOS PLL Clock Generator
中文描述： 3.3 1:12的LVCMOS PLL時(shí)鐘發(fā)生器
文件頁數(shù)： 14/16頁
文件大?。?/td> 238K
代理商： MPC9772
MPC9772
MOTOROLA
14
TIMING SOLUTIONS
Figure 16. Output-to-Output Skew t
SK(O)
Figure 17. Propagation Delay (t
(
)
, Static Phase
Offset) Test Reference
Figure 18. Output Duty Cycle (DC)
The pin-to-pin skew is defined as the worst case difference in
propagation delay between any simlar delay path within a single
device
The time fromthe PLL controlled edge to the non controlled
edge, divided by the time between PLL controlled edges,
expressed as a percentage
V
CC
V
CC
÷
2
GND
V
CC
V
CC
÷
2
GND
t
SK(O)
V
CC
V
CC
÷
2
GND
t
P
T
0
DC = t
P
/T
0
x
100%
V
CC
V
CC
÷
2
GND
V
CC
V
CC
÷
2
GND
t
(
)
CCLKx
FB_IN
T
JIT(
)
=
|
T
0
-T
1
mean
|
CCLKx
FB_IN
The deviation in t
0
for a controlled edge with respect to a t
0
mean in a
randomsample of cycles
Figure 19. I/O Jitter
T
N
T
JIT(CC)
=
|
T
N
-T
N+1
|
T
N+1
T
JIT(PER)
=
|
T
N
-1
/
f
0
|
T
0
Figure 20. Cycle-to-Cycle Jitter
Figure 21. Period Jitter
The variation in cycle time of a signal between adjacent cycles, over a
randomsample of adjacent cycle pairs
The deviation in cycle time of a signal with respect to the ideal period over a
randomsample of cycles
t
F
t
R
V
CC
=3.3V
2.4
0.55
Figure 22. Output Transition Time Test Reference
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PDF描述
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參數(shù)描述
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