Figure 42 shows the definitions of " />
參數(shù)資料
型號： MPC8540PXAQFC
廠商： Freescale Semiconductor
文件頁數(shù)： 67/104頁
文件大?。?/td> 0K
描述： MPU POWERQUICC III 783FCPBGA
標(biāo)準(zhǔn)包裝： 36
系列： MPC85xx
處理器類型： 32-位 MPC85xx PowerQUICC III
速度： 1.0GHz
電壓： 1.3V
安裝類型： 表面貼裝
封裝/外殼： 784-BBGA，F(xiàn)CBGA
供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
包裝： 托盤
MPC8540 Integrated Processor Hardware Specifications, Rev. 4.1
Freescale Semiconductor
65
RapidIO
Figure 42 shows the definitions of the data to clock static skew parameter tSKEW,PAIR and the data valid
window parameter DV. The data and frame bits are those that are associated with the clock. The figure
applies for all zero-crossings of the clock. All of the signals are differential signals. VD represents VOD for
the transmitter and VID for the receiver. The center of the eye is defined as the midpoint of the region in
which the magnitude of the signal voltage is greater than or equal to the minimum DV voltage.
Figure 42. Data to Clock Skew
Figure 43 shows the definition of the data to data static skew parameter tDPAIR and how the skew
parameters are applied.
Figure 43. Static Skew Diagram
VD Clock x
tSKEW,PAIR
1.0 UI Nominal
0.5 UI
0.5 DV
Eye Opening
DV
VHDmim
VD = 0 V
VD Clock x
D[0:7]/D[8:15], FRAME
CLK0 (CLK1)
1.0 UI Nominal
0.5 UI
tDPAIR
tSKEW,PAIR
Center Point for Clock
D[0:7]/D[8:15], FRAME
Center point of the
data valid window of
the latest allowed data
bit for data grouped
late with respect
to clock
Center point of the
data valid window of
the earliest allowed data
bit for data grouped
late with respect
to clock
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