參數(shù)資料
型號(hào)： MPC565MZP56R2
廠商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁(yè)數(shù)： 506/1387頁(yè)
文件大?。?/td> 18462K
代理商： MPC565MZP56R2
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3-52
MPC565/MPC566 Reference Manual
MOTOROLA
Operating Environment Architecture (OEA)
When a machine check exception is taken, instruction execution resumes at offset 0x0200
from the base address indicated by MSR[IP].
3.15.4.3 Data Storage Exception (0x0300)
A data storage exception is never generated by the hardware. The software may branch to
this location as a result of implementation-specific data storage protection error exception.
3.15.4.4 Instruction Storage Exception (0x0400)
An instruction storage interrupt is never generated by the hardware. The software may
branch to this location as a result of an implementation-specific instruction storage
protection error exception.
3.15.4.5 External Interrupt (0x0500)
The external interrupt exception is taken on assertion of the internal IRQ line to the RCPU.
Theinterrupt maybecausedbythe assertionofanexternalIRQ pin, by a USIU timer, or
by an external chip peripheral. Refer to Section 6.4, “Enhanced Interrupt Controller,” for
more information on the interrupt controller.
The interrupt may be delayed by other higher priority exceptions or if the MSR[EE] bit is
cleared when the exception occurs. MSR[EE] is automatically cleared by hardware to
disable external interrupts when any exception is taken.
Upon detecting an external interrupt, the processor assigns it to the instruction at the head
of the history buffer (after retiring all instructions that are ready to retire).
The register settings for the external interrupt exception are shown in Table 3-28.
Data/Storage Interrupt Status
Register (DSISR) 2
0:14
Cleared to 0
15:16
Set to bits [29:30] of the instruction if X-form and to 0b00 if
D-form
17
Set to bit 25 of the instruction if X-form and to Bit 5 if D-form
18:21
Set to bits [21:24] of the instruction if X-form and to bits [1:4] if
D-form
22:31
Set to bits [6:15] of the instruction
Data Address Register (DAR)2
All
Set to the effective address of the data access that caused the
interrupt
1 If the exception occurs during a data access in “Decompression On” mode, the SRR0 register will contain the address
of the Load/Store instruction in compressed format. If the exception occurs during an instruction fetch in
“Decompression On” mode, the SRR0 register will contain an indeterminate value.
2 DSISR and DAR registers are only updated when the machine check exception is caused by a data access violation.
Table 3-27. Register Settings Following a Machine Check Exception (continued)
Register Name
Bits
Description
相關(guān)PDF資料
PDF描述
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
MPC603CQ50 32-BIT, 50 MHz, RISC PROCESSOR, CQFP240
MPC60340 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
MPC603CQ40 32-BIT, 40 MHz, RISC PROCESSOR, CQFP240
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC566 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:NEXUS Debugger and Trace for PowerPC
MPC5668E 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668G 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668GF0AVMG 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
MPC5668GF0AVMGR 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC5668x Microcontroller Data Sheet
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