- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄11949 > MPC563MVR66 (Freescale Semiconductor)IC MPU 512K FLASH 66MHZ 388-PBGA PDF資料下載
參數(shù)資料
| 型號： | MPC563MVR66 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 1354/1420頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 512K FLASH 66MHZ 388-PBGA |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | MPC5xx |
| 核心處理器： | PowerPC |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | CAN，EBI/EMI，SCI，SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 56 |
| 程序存儲器容量： | 512KB（512K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.5 V ~ 2.7 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 32x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 388-BBGA |
| 包裝： | 托盤 |
| 配用： | MPC564EVB-ND - KIT EVAL FOR MPC561/562/563/564 |
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Development Support
MPC561/MPC563 Reference Manual, Rev. 1.2
Freescale Semiconductor
23-25
Entering debug mode is also possible immediately out of reset, thus allowing the debugging of even a
ROM-less system. Using this feature is possible by special programming of the development port during
reset. If the DSCK pin continues to be asserted following SRESET negation (after enabling debug mode)
the processor will take a breakpoint exception and go directly to debug mode instead of fetching the reset
vector. To avoid entering debug mode following reset, the DSCK pin must be negated no later than seven
clock cycles after SRESET negates. In this case, the processor will jump to the reset vector and begin
normal execution. When entering debug mode immediately after reset, bit 31 (development port interrupt)
of the exception cause register (ECR) is set.
Figure 23-8. Debug Mode Reset Configuration
When debug mode is disabled all events result in regular interrupt handling.
The internal freeze signal is asserted whenever an enabled event occurs, regardless if debug mode is
enabled or disabled. The internal freeze signal is connected to all relevant internal modules. These modules
can be programmed to stop all operations in response to the assertion of the freeze signal. Refer to
The freeze indication is negated when exiting debug mode. Refer to Section 23.3.1.6, “Exiting Debug
The following list contains the events that can cause the CPU to enter debug mode. Each event results in
debug mode entry if debug mode is enabled and the corresponding enable bit is set. The reset values of the
enable bits allow, in most cases, the use of the debug mode features without the need to program the debug
enable register (DER). For more information refer to Section 23.6.13, “Development Port Data Register
NMI exception as a result of the assertion of the IRQ0_B pin. For more information refer to
Check stop. Refer to Section 23.3.1.3, “Check Stop State and Debug Mode,” for more information.
Machine check exception
Implementation specific instruction protection error
DSCK
OUT
CLK
SRESET
DSCK asserts high while SRESET is asserted to enable debug mode operation.
0
1
23
458
910 11 12 13 14
15 16
17
DSCK asserts high following SRESET negation to enable debug mode immediately.
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