參數(shù)資料
型號(hào)： MCIMX515DJZK8C
廠商： Freescale Semiconductor
文件頁數(shù)： 187/202頁
文件大小： 0K
描述： IC MPU I.MX51 527MAPBGA
標(biāo)準(zhǔn)包裝： 160
系列： i.MX51
核心處理器： ARM? Cortex?-A8
芯體尺寸： 32-位
速度： 800MHz
連通性： 1 線，EBI/EMI，以太網(wǎng)，I²C，IrDA，MMC，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 128
程序存儲(chǔ)器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 0.8 V ~ 1.15 V
振蕩器型： 外部
工作溫度： -20°C ~ 85°C
封裝/外殼： 527-TFBGA
包裝： 托盤
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Electrical Characteristics
i.MX51 Applications Processors for Consumer and Industrial Products, Rev. 6
Freescale Semiconductor
85
4.7.7
I2C Module Timing Parameters
This section describes the timing parameters of the I2C Module. Figure 49 depicts the timing of I2C
module, and Table 77 lists the I2C Module timing characteristics.
Figure 49. I2C Bus Timing
Table 77. I2C Module Timing Parameters
ID
Parameter
Standard Mode
Supply Voltage =
1.65 V–1.95 V, 2.7 V–3.3 V
Fast Mode
Supply Voltage =
2.7 V–3.3 V
Unit
Min
Max
Min
Max
IC1
I2CLK cycle time
10
—
2.5
—
s
IC2
Hold time (repeated) START condition
4.0
—
0.6
—
s
IC3
Set-up time for STOP condition
4.0
—
0.6
—
s
IC4
Data hold time
01
1 A device must internally provide a hold time of at least 300 ns for I2DAT signal in order to bridge the undefined region of the
falling edge of I2CLK.
3.452
2 The maximum hold time has only to be met if the device does not stretch the LOW period (ID no IC5) of the I2CLK signal
0.92
s
IC5
HIGH Period of I2CLK Clock
4.0
—
0.6
—
s
IC6
LOW Period of the I2CLK Clock
4.7
—
1.3
—
s
IC7
Set-up time for a repeated START condition
4.7
—
0.6
—
s
IC8
Data set-up time
250
—
1003
3 A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus system, but the requirement of Set-up time (ID No IC7)
of 250 ns must be met. This automatically is the case if the device does not stretch the LOW period of the I2CLK signal.
If such a device does stretch the LOW period of the I2CLK signal, it must output the next data bit to the I2DAT line
max_rise_time (IC9) + data_setup_time (IC7) = 1000 + 250 = 1250 ns (according to the Standard-mode I2C-bus specification)
before the I2CLK line is released.
—ns
IC9
Bus free time between a STOP and START condition
4.7
—
1.3
—
s
IC10
Rise time of both I2DAT and I2CLK signals
—
1000
20 + 0.1Cb
4
4 C
b = total capacitance of one bus line in pF.
300
ns
IC11
Fall time of both I2DAT and I2CLK signals
—
300
20 + 0.1Cb
300
ns
IC12
Capacitive load for each bus line (Cb)
—
400
—
400
pF
IC10
IC11
IC9
IC2
IC8
IC4
IC7
IC3
IC6
IC10
IC5
IC11
START
STOP
START
I2DAT
I2CLK
IC1
相關(guān)PDF資料
PDF描述
MCIMX537CVV8B MULTIMEDIA PROC 529-TEPBGA
MCP2003-E/MD TXRX LIN BUS BIDIRECT 8DFN
MCP201T-I/SN IC LIN TXRX ON-BOARD VREG 8SOIC
MCP2021A-330E/MD IC TXRX LIN 3.3V LDO 8-DFN
MCP2022PT-500E/ST IC TXRX LIN ON-BOARD VREG 14TSSO
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MCIMX516AJM6CR2 制造商:Freescale Semiconductor 功能描述:ELVIS 3.0 AUTO NO MV - Tape and Reel
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