參數(shù)資料
型號(hào)： MCIMX257CJM4
廠商： Freescale Semiconductor
文件頁數(shù)： 115/153頁
文件大?。?/td> 0K
描述： MPU IMX25 IND 400-MAPBGA
特色產(chǎn)品： MCIMX25 Applications Processors
標(biāo)準(zhǔn)包裝： 90
系列： i.MX25
核心處理器： ARM9
芯體尺寸： 32-位
速度： 400MHz
連通性： 1 線，CAN，EBI/EMI，以太網(wǎng)，I²C，MMC，智能卡，SPI，SSI，UART/USART，USB OTG
外圍設(shè)備： DMA，I²S，LCD，POR，PWM，WDT
輸入/輸出數(shù)： 128
程序存儲(chǔ)器類型： 外部程序存儲(chǔ)器
RAM 容量： 144K x 8
電壓 - 電源 (Vcc/Vdd)： 1.15 V ~ 1.52 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 3x12b
振蕩器型： 外部
工作溫度： -40°C ~ 85°C
封裝/外殼： 400-LFBGA
包裝： 托盤
i.MX25 Applications Processor for Consumer and Industrial Products, Rev. 10
64
Freescale Semiconductor
Figure 32. DDR2 SDRAM Write Cycle Timing Diagram
Table 52. DDR2 SDRAM Write Cycle Parameter Table
ID
Parameter
Symbol
DDR2-400
Unit
Min.
Max.
DDR17
DQ & DQM setup time to DQS (single-ended strobe)1
1 These values are for a DQ/DM slew rate of 1 V/ns and a DQS slew rate of 1 V/ns. For additional values use Table 53, “DtDS1,
DtDH1 Derating Values for DDR2-400, DDR2-533.”
tDS1(base)
0.6
—
ns
DDR18
DQ & DQM hold time to DQS (single-ended strobe)1
tDH1(base)
0.6
—
ns
DDR19
Write cycle DQS falling edge to SDCLK output setup time
tDSS
0.3
—
tCK
DDR20
Write cycle DQS falling edge to SDCLK output hold time
tDSH
0.3
—
tCK
DDR21
DQS latching rising transitions to associated clock edges
tDQSS
-0.2
0.2
tCK
DDR22
DQS high-level width
tDQSH
0.35
—
tCK
DDR23
DQS low-level width
tDQSL
0.35
—
tCK
Table 53.
ΔtDS1, ΔtDH1 Derating Values for DDR2-400, DDR2-5331,2,3
DQS Single-Ended Slew Rate
2.0 V/ns
1.5 V/ns
1.0 V/ns
0.9 V/ns
0.8 V/ns
0.7 V/ns
0.6 V/ns
0.5 Vns
0.4 V/ns
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
ΔtD
S1
ΔtD
H1
SDCLK
SDCLK_B
DQS (output)
DQ (output)
DQM (output)
Data
Data
DM
DDR17
DDR18
DDR19
DDR20
DDR21
DDR23
DDR22
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PDF描述
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參數(shù)描述
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