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參數(shù)資料
| 型號： | MCF53016CMJ240J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 19/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 128KB 256MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 450 |
| 系列： | MCF5301x |
| 核心處理器： | Coldfire V3 |
| 芯體尺寸： | 32-位 |
| 速度： | 240MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，MMC，SPI，SSI，UART/USART，USB，USB OTG |
| 外圍設(shè)備： | DMA，PWM，WDT |
| 輸入/輸出數(shù)： | 83 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 緩存 |
| RAM 容量： | 128K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.08 V ~ 3.6 V |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 包裝： | 托盤 |
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MCF5301x Data Sheet, Rev. 5
Preliminary—Subject to Change Without Notice
Preliminary Electrical Characteristics
Freescale Semiconductor
26
Chip-select, FB_CS0 can be dedicated to boot ROM access and can be programmed to be byte (8 bits), word (16 bits), or
longword (32 bits) wide. Control signal timing is 1‘compatible with common ROM/flash memories.
5.6.1.1
FlexBus AC Timing Characteristics
The following timing numbers indicate when data will be latched or driven onto the external bus, relative to the system clock.
NOTE
The processor drives the data lines during the first clock cycle of the transfer with the full
32-bit address. This may be ignored by standard connected devices using non-multiplexed
address and data buses. However, some applications may find this feature beneficial.
The address and data busses are muxed between the FlexBus and SDRAM controller. At
the end of the read and write bus cycles the address signals are indeterminate.
Table 12. FlexBus AC Timing Specifications
Num
Characteristic
Symbol
Min
Max
Unit
Notes
Frequency of Operation
—
80
Mhz
fsys/3
FB1
Clock Period (FB_CLK)
tFBCK
12.5
—
ns
tcyc
FB2
Address, Data, and Control Output Valid (A[23:0], D[31:0],
FB_CS[5:0], R/W, TS, BE/BWE[3:0] and OE)
tFBCHDCV
—7.0
ns
1
Timing for chip selects only applies to the FB_CS[5:0] signals. Please see Section 5.7.2, “DDR SDRAM AC Timing
Characteristics” for SD_CS[3:0] timing.
FB3
Address, Data, and Control Output Hold (A[23:0], D[31:0],
FB_CS[5:0], R/W, TS, BE/BWE[3:0], and OE)
tFBCHDCI
1—
ns
1, 2
2
The FlexBus supports programming an extension of the address hold. Please consult the MCF5301x Reference
Manual for more information.
FB4
Data Input Setup
tDVFBCH
3.5
—
ns
FB5
Data Input Hold
tDIFBCH
0—
ns
FB6
Transfer Acknowledge (TA) Input Setup
tCVFBCH
4—
ns
FB7
Transfer Acknowledge (TA) Input Hold
tCIFBCH
0—
ns
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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