參數(shù)資料
型號： MCF5208CVM166
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： Microprocessor Data Sheet
中文描述： 微處理器數(shù)據(jù)表
文件頁數(shù)： 36/46頁
文件大?。?/td> 936K
代理商： MCF5208CVM166
MCF5208 ColdFire
Microprocessor Data Sheet, Rev. 0.5
Preliminary
Preliminary Electrical Characteristics
Freescale Semiconductor
36
Figure 23. I
2
C Input/Output Timings
5.11 Fast Ethernet AC Timing Specifications
MII signals use TTL signal levels compatible with devices operating at either 5.0 V or 3.3 V.
5.11.1 MII Receive Signal Timing (FEC_RXD[3:0], FEC_RXDV,
FEC_RXER, and FEC_RXCLK)
The receiver functions correctly up to a FEC_RXCLK maximum frequency of 25 MHz +1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed twice the
FEC_RXCLK frequency.
Table 16
lists MII receive channel timings.
Figure 24
shows MII receive signal timings listed in
Table 16
.
Figure 24. MII Receive Signal Timing Diagram
Table 16. MII Receive Signal Timing
Num
Characteristic
Min
Max
Unit
M1
FEC_RXD[3:0], FEC_RXDV, FEC_RXER to FEC_RXCLK
setup
5
—
ns
M2
FEC_RXCLK to FEC_RXD[3:0], FEC_RXDV, FEC_RXER hold
5
—
ns
M3
FEC_RXCLK pulse width high
35%
65%
FEC_RXCLK period
M4
FEC_RXCLK pulse width low
35%
65%
FEC_RXCLK period
I2
I6
I1
I4
I7
I8
I9
I5
I3
I2C_SCL
I2C_SDA
M1
M2
FEC_RXCLK (input)
FEC_RXD[3:0] (inputs)
FEC_RXDV
FEC_RXER
M3
M4
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PDF描述
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