參數(shù)資料
型號(hào)： MC908EY8VFAE
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 126/278頁(yè)
文件大小： 0K
描述： IC MCU 8K FLASH 8MHZ 32-LQFP
標(biāo)準(zhǔn)包裝： 250
系列： HC08
核心處理器： HC08
芯體尺寸： 8-位
速度： 8MHz
連通性： LIN，SCI，SPI
外圍設(shè)備： POR，PWM
輸入/輸出數(shù)： 24
程序存儲(chǔ)器容量： 8KB（8K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 512 x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 32-LQFP
包裝： 托盤
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Functional Description
MC68HC908EY16 MC68HC908EY8 Data Sheet, Rev. 10
Freescale Semiconductor
211
Figure 18-2. TIMB Block Diagram
18.3.1 TIMB Counter Prescaler
The TIMB clock source can be one of the seven prescaler outputs. The prescaler generates seven clock
rates from the internal bus clock. The prescaler select bits, PS[2:0], in the TIMB status and control register
select the TIMB clock source.
18.3.2 Input Capture
An input capture function has three basic parts: edge select logic, an input capture latch, and a 16-bit
counter. Two 8-bit registers, which make up the 16-bit input capture register, are used to latch the value
of the free-running counter after the corresponding input capture edge detector senses a defined
transition. The polarity of the active edge is programmable. The level transition which triggers the counter
transfer is defined by the corresponding input edge bits (ELSxB and ELSxA in TBSC0 through TBSC1
control registers with x referring to the active channel number). When an active edge occurs on the pin of
an input capture channel, the TIMB latches the contents of the TIMB counter into the TIMB channel
registers, TBCHxH–TBCHxL. Input captures can generate TIMB CPU interrupt requests. Software can
determine that an input capture event has occurred by enabling input capture interrupts or by polling the
status flag bit.
The free-running counter contents are transferred to the TIMB channel status and control register
(TBCHxH–TBCHxL, see 18.8.5 TIMB Channel Registers) on each proper signal transition regardless of
whether the TIMB channel flag (CH0F–CH1F in TBSC0–TBSC1 registers) is set or clear. When the status
flag is set, a CPU interrupt is generated if enabled. The value of the count latched or “captured” is the time
of the event. Because this value is stored in the input capture register 2 bus cycles after the actual event
PRESCALER
PRESCALER SELECT
INTERNAL
16-BIT COMPARATOR
PS2
PS1
PS0
16-BIT COMPARATOR
16-BIT LATCH
TBCH0H:TBCH0L
MS0A
ELS0B
ELS0A
PTB6
TOF
TOIE
CHANNEL 0
TBMODH:TBMODL
TRST
TSTOP
TOV0
CH0IE
CH0F
CH0MAX
MS0B
16-BIT COUNTER
BUS CLOCK
PTB6/TBCH0
PTB7/TBCH1
LOGIC
16-BIT COMPARATOR
16-BIT LATCH
TBCH1H:TBCH1L
MS1A
ELS1B
ELS1A
PTB7
CHANNEL 1
TOV1
CH1IE
CH1F
CH1MAX
LOGIC
INTERRUPT
LOGIC
INTERRUPT
LOGIC
INTERRUPT
LOGIC
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