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參數(shù)資料
| 型號： | MC8641DTHX1250HE |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 48/130頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DUAL CORE PROCESSOR 1023-CBGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | MPC86xx |
| 處理器類型： | 32-位 MPC86xx PowerPC |
| 速度： | 1.25GHz |
| 電壓： | 1.05V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 1023-BCBGA，F(xiàn)CCBGA |
| 供應(yīng)商設(shè)備封裝： | 1023-FCCBGA（33x33） |
| 包裝： | 托盤 |
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MPC8641 and MPC8641D Integrated Host Processor Hardware Specifications, Rev. 2
24
Freescale Semiconductor
DDR and DDR2 SDRAM
Figure 4 shows the DDR SDRAM input timing for the MDQS to MDQ skew measurement (tDISKEW).
Figure 4. DDR Input Timing Diagram for tDISKEW
6.2.2
DDR SDRAM Output AC Timing Specifications
Table 21. DDR SDRAM Output AC Timing Specifications
At recommended operating conditions.
Parameter
Symbol 1
Min
Max
Unit
Notes
MCK[n] cycle time, MCK[n]/MCK[n] crossing
tMCK
310
ns
2
MCK duty cycle
600 MHz
533 MHz
400 MHz
tMCKH/tMCK
47.5
47
52.5
53
%
8
9
ADDR/CMD output setup with respect to MCK
tDDKHAS
ns
3
600 MHz
1.10
—
7
533 MHz
1.48
—
7
400 MHz
1.95
—
ADDR/CMD output hold with respect to MCK
tDDKHAX
ns
3
600 MHz
1.10
—
7
533 MHz
1.48
—
7
400 MHz
1.95
—
MCS[n] output setup with respect to MCK
tDDKHCS
ns
3
600 MHz
1.10
—
7
533 MHz
1.48
—
7
400 MHz
1.95
—
MCK[n]
tMCK
MDQ[x]
MDQS[n]
tDISKEW
D1
D0
tDISKEW
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