參數(shù)資料
型號： MC68LC302CPU16
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 16.67 MHz, RISC MICROCONTROLLER, PQFP100
封裝： TQFP-100
文件頁數(shù)： 42/182頁
文件大?。?/td> 618K
代理商： MC68LC302CPU16
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Electrical Characteristics
MOTOROLA
MC68LC302 REFERENCE MANUAL
6-19
6.11 AC ELECTRICAL SPECIFICATIONS—EXTERNAL MASTER
INTERNAL SYNCHRONOUS READ/WRITE CYCLES
(see Figure 6-9, Figure 6-10, and Figure 6-11)
NOTES:
1. Synchronous specications above are valid only when SAM = 1 in the SCR.
2. It is required that this signal not be asserted prior to the previous rising CLKO edge (i.e., in the previous
clock cycle). It must be recognized by the IMP no sooner than the rising CLKO edge shown in the
diagram.
Num.
Characteristic
Symbol
16.67 MHz
20 MHz
25 MHz
Unit
Min
Max
Min
Max
Min
Max
110
Address Valid to AS Low
tAVASL
15
—
12
—
10
—
ns
111
AS Low to Clock High
tASLCH
30
—
25
—
20
—
ns
112
Clock Low to AS High
tCLASH
—
45
—
40
—
30
ns
113
AS High to Address Hold Time on Write
tASHAH
0
—
0
—
0
—
ns
114
AS Inactive Time
tASH
1
—
1
—
1
—
clk
115
UDS/LDS Low to Clock High (see Note 2)
tSLCH
40
—
33
—
27
—
ns
116
Clock Low to UDS/LDS High
tCLSH
—
45
—
40
—
30
ns
117
R/W Valid to Clock High (see Note 2)
tRWVCH
30
—
25
—
20
—
ns
118
Clock High to R/W High
tCHRWH
—
45
—
40
—
30
ns
119
AS Low to IAC High
tASLIAH
—
40
—
35
—
27
ns
120
AS High to IAC Low
tASHIAL
—
40
—
35
—
27
ns
121
AS Low to DTACK Low (0 Wait State)
tASLDTL
—
45
—
40
—
30
ns
122
Clock Low to DTACK Low (1 Wait State)
tCLDTL
—
30
—
25
—
20
ns
123
AS High to DTACK High
tASHDTH
—
45
—
40
—
30
ns
124
DTACK High to DTACK High Impedance
tDTHDTZ
—
15
—
15
—
10
ns
125
Clock High to Data-Out Valid
tCHDOV
—
30
—
25
—
20
ns
126
AS High to Data High Impedance
tASHDZ
—
45
—
40
—
30
ns
127
AS High to Data-Out Hold Time
tASHDOI
0
—
0
—
0
—
ns
128
AS High to Address Hold Time on Read
tASHAI
0
—
0
—
0
—
ns
129
UDS/LDS Inactive Time
tSH
1
—
1
—
1
—
clk
130
Data-In Valid to Clock Low
tCLDIV
30
—
25
—
20
—
ns
131
Clock Low to Data-In Hold Time
tCLDIH
15
—
12
—
10
—
ns
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PDF描述
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