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參數(shù)資料
| 型號(hào)： | MC68HC11A0CFN1 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | ROM-based high-performance microcontrollers |
| 中文描述： | 基于ROM的高性能微控制器 |
| 文件頁數(shù)： | 96/124頁 |
| 文件大?。?/td> | 840K |
| 代理商： | MC68HC11A0CFN1 |
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TIMING SYSTEM
9-10
TECHNICAL DATA
OM[2:5] — Output Mode
OL[2:5] — Output Level
These control bit pairs are encoded to specify the action taken after a successful OCx
compare. OC5 functions only if the I4/O5 bit in the PACTL register is clear. Refer to
the following table for the coding.
9.3.7 Timer Interrupt Mask 1 Register
Use this 8-bit register to enable or inhibit the timer input capture and output compare
interrupts.
OC1I–OC4I — Output Compare x Interrupt Enable
If the OCxI enable bit is set when the OCxF flag bit is set, a hardware interrupt se-
quence is requested.
I4/O5I — Input Capture 4 or Output Compare 5 Interrupt Enable
When I4/O5 in PACTL is one, I4/O5I is the input capture 4 interrupt enable bit. When
I4/O5 in PACTL is zero, I4/O5I is the output compare 5 interrupt enable bit.
IC1I–IC3I — Input Capture x Interrupt Enable
If the ICxI enable bit is set when the ICxF flag bit is set, a hardware interrupt sequence
is requested.
NOTE
Bits in TMSK1 correspond bit for bit with flag bits in TFLG1. Ones in
TMSK1 enable the corresponding interrupt sources.
9.3.8 Timer Interrupt Flag 1 Register
Bits in this register indicate when timer system events have occurred. Coupled with the
bits of TMSK1, the bits of TFLG1 allow the timer subsystem to operate in either a
TCTL1
— Timer Control 1
$0020
Bit 7
OM2
0
6
5
4
3
2
1
Bit 0
OL5
0
OL2
0
OM3
0
OL3
0
OM4
0
OL4
0
OM5
0
RESET:
OMx
0
0
1
1
OLx
0
1
0
1
Action Taken on Successful Compare
Timer disconnected from output pin logic
Toggle OCx output line
Clear OCx output line to 0
Set OCx output line to 1
TMSK1
— Timer Interrupt Mask 1
$0022
Bit 7
OC1I
0
6
5
4
3
2
1
Bit 0
IC3I
0
OC2I
0
OC3I
0
OC4I
0
I4/O5I
0
IC1I
0
IC2I
0
RESET:
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述 |
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