參數(shù)資料
型號： MC3S12Q128VFA16
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 16 MHz, MICROCONTROLLER, PQFP48
封裝： LQFP-48
文件頁數(shù)： 148/644頁
文件大小： 3248K
代理商： MC3S12Q128VFA16
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Chapter 8 Analog-to-Digital Converter (ATD10B8C) Block Description
Freescale Semiconductor
MC9S12Q128
231
Rev 1.10
8.3.2.3
ATD Control Register 2 (ATDCTL2)
This register controls power down, interrupt, and external trigger. Writes to this register will abort current
conversion sequence but will not start a new sequence.
Read: Anytime
Write: Anytime
Module Base + 0x0002
76543210
R
ADPU
AFFC
AWAI
ETRIGLE
ETRIGP
ETRIGE
ASCIE
ASCIF
W
Reset
0
00000
= Unimplemented or Reserved
Figure 8-5. ATD Control Register 2 (ATDCTL2)
Table 8-1. ATDCTL2 Field Descriptions
Field
Description
7
ADPU
ATD Power Down — This bit provides on/off control over the ATD10B8C block allowing reduced MCU power
consumption. Because analog electronic is turned off when powered down, the ATD requires a recovery time
period after ADPU bit is enabled.
0 Power down ATD
1 Normal ATD functionality
6
AFFC
ATD Fast Flag Clear All
0 ATD ag clearing operates normally (read the status register ATDSTAT1 before reading the result register to
clear the associate CCF ag).
1 Changes all ATD conversion complete ags to a fast clear sequence. Any access to a result register will cause
the associate CCF ag to clear automatically.
5
AWAI
ATD Power Down in Wait Mode — When entering Wait Mode this bit provides on/off control over the ATD10B8C
block allowing reduced MCU power. Because analog electronic is turned off when powered down, the ATD
requires a recovery time period after exit from Wait mode.
0 ATD continues to run in Wait mode
1 Halt conversion and power down ATD during Wait mode
After exiting Wait mode with an interrupt conversion will resume. But due to the recovery time the result of this
conversion should be ignored.
4
ETRIGLE
External Trigger Level/Edge Control — This bit controls the sensitivity of the external trigger signal. See
Table 8-2 for details.
3
ETRIGP
External Trigger Polarity — This bit controls the polarity of the external trigger signal. See Table 8-2 for details.
2
ETRIGE
External Trigger Mode Enable — This bit enables the external trigger on ATD channel 7. The external trigger
allows to synchronize sample and ATD conversions processes with external events.
0 Disable external trigger
1 Enable external trigger
Note: The conversion results for the external trigger ATD channel 7 have no meaning while external trigger mode
is enabled.
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MPC8347VRALF 32-BIT, 667 MHz, RISC PROCESSOR, PBGA620
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