參數(shù)資料
型號(hào)： MAX19710ETN+
廠商： Maxim Integrated Products
文件頁數(shù)： 10/37頁
文件大?。?/td> 0K
描述： IC ANLG FRONT END 7.5MSPS 56TQFN
產(chǎn)品變化通告： Product Discontinuation 09/Jun/2011
標(biāo)準(zhǔn)包裝： 43
位數(shù)： 10
通道數(shù)： 2
功率（瓦特）： 30mW
電壓 - 電源，模擬： 3V
電壓 - 電源，數(shù)字： 3V
封裝/外殼： 56-WFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 56-TQFN-EP（7x7）
包裝： 管件
產(chǎn)品目錄頁面： 1398 (CN2011-ZH PDF)
18
______________________________________________________________________________________
MAX19710
10-Bit, 7.5Msps, Full-Duplex
Analog Front-End
18
______________________________________________________________________________________
Figure 3. Rx ADC System Timing Diagram
tDOQ
tCL
tCH
tCLK
tDOI
5 CLOCK-CYCLE LATENCY (IA)
5.5 CLOCK-CYCLE LATENCY (QA)
D0–D9
D0Q
D1I
D1Q
D2I
D2Q
D3I
D3Q
D4I
D4Q
D5I
D5Q
D6I
D6Q
IA
QA
CLK
Table 2. Tx DAC Output Voltage vs. Input Codes
(Internal Reference Mode VREFDAC = 1.024V, External Reference Mode VREFDAC = VREFIN, VFS = 400 for 800mVP-P
Full Scale)
The Tx DAC outputs (IDN, IDP, QDN, QDP) are biased at
an adjustable common-mode DC level and designed to
drive a differential input stage with ≥ 70k
Ω input imped-
ance. This simplifies the analog interface between RF
quadrature upconverters and the MAX19710. Many RF
upconverters require a 0.89V to 1.36V common-mode
bias. The MAX19710 common-mode DC bias eliminates
discrete level-setting resistors and code-generated level
shifting while preserving the full dynamic range of each
Tx DAC. The Tx DAC differential analog outputs can-
not be used in single-ended mode because of the
internally generated common-mode DC level. Table 2
shows the Tx DAC output voltage vs. input codes. Table
10 shows the selection of DC common-mode levels.
See Figure 4 for an illustration of the Tx DAC analog
output levels.
The Tx DAC also features independent DC offset trim on
each ID–QD channel. This feature is configured through
the SPI interface. The DC offset correction is used to opti-
mize sideband and carrier suppression in the Tx signal
path (see Table 9).
DIFFERENTIAL OUTPUT VOLTAGE (V)
OFFSET BINARY (DA0–DA9)
INPUT DECIMAL CODE
11 1111 1111
1023
11 1111 1110
1022
10 0000 0001
513
10 0000 0000
512
01 1111 1111
511
00 0000 0001
1
00 0000 0000
0
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
V
FS
REFDAC
1024
1023
()
×
相關(guān)PDF資料
PDF描述
V300C2M50BG2 CONVERTER MOD DC/DC 2V 50W
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參數(shù)描述
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