參數資料
型號: M68HC12B
廠商: 飛思卡爾半導體(中國)有限公司
英文描述: Microcontrollers
中文描述: 微控制器
文件頁數: 114/334頁
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代理商: M68HC12B
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Clock Generation Module (CGM)
M68HC12B Family Data Sheet, Rev. 9.1
114
Freescale Semiconductor
10.3 Register Map
10.4 Clock Selection and Generation
The CGM generates the P clock, the E clock, and four T clocks. The P clock and E clock are used by all
device modules except the CPU. The T clocks are used by the CPU.
Figure 10-3
shows clock timing relationships while in normal run modes.
There are two types of P clocks and E clocks while in wait mode:
Global type (G), which is driven by the slow clock divider in wait mode and drives all on-chip
peripherals except the BDLC and the TIMER
Global type (GBT), which remains at the oscillator divide-by-2 rate in wait mode and drives the
BDLC and the TIMER
Figure 10-4
shows clock timing relationships while in wait mode.
Addr.
Register Name
Bit 7
6
5
4
3
2
1
Bit 0
$0014
Real-Time Interrupt Control
Register (RTICTL)
See page 118.
Read:
RTIE
RSWAI
RSBCK
0
RTBYP
RTR2
RTR1
RTR0
Write:
Reset:
0
0
0
0
0
0
0
0
$0015
Real-Time Interrupt Flag Register
(RTIFLG)
See page 119.
Read:
RTIF
0
0
0
0
0
0
0
Write:
Reset:
0
0
0
0
0
0
0
0
$0016
COP Control Register (COPCTL)
See page 119.
Read:
CME
FCME
FCM
FCOP
DISR
CR2
CR1
CR0
Write:
Reset:
0
0
0
0
0
0
0
1
$0017
Arm/Reset COP Timer
Register (COPRST)
See page 120.
Read:
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Write:
Reset:
0
0
0
0
0
0
0
0
$00E0
Slow Mode Divider Register
(SLOW)
See page 117.
Read:
0
0
0
0
0
SLDV2
SLDV1
SLDV0
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 10-2. CGM Register Map
相關PDF資料
PDF描述
M68HC705UGANG High-density complementary metal oxide semiconductor (HCMOS) microcontroller unit
M68TC11E20B56 HC11 Microcontrollers
M68Z128W-70N1T 3V, 1 Mbit 128Kb x8 Low Power SRAM with Output Enable
M68Z128WN 3V, 1 Mbit 128Kb x8 Low Power SRAM with Output Enable
M68Z128W 3V, 1 Mbit 128Kb x8 Low Power SRAM with Output Enable
相關代理商/技術參數
參數描述
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