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參數(shù)資料
| 型號： | M312L6420EUS-CA2 |
| 元件分類： | DRAM |
| 英文描述： | 64M X 72 DDR DRAM MODULE, 0.75 ns, DMA184 |
| 封裝： | ROHS COMPLIANT, DIMM-184 |
| 文件頁數(shù)： | 11/30頁 |
| 文件大?。?/td> | 712K |
| 代理商： | M312L6420EUS-CA2 |
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DDR SDRAM
256MB, 512MB, 1GB Registered DIMM
Rev. 1.0 July 2005
Output Load Circuit (SSTL_2)
Output
Z0=50
CLOAD=30pF
VREF
=0.5*VDDQ
RT=50
Vtt=0.5*VDDQ
(TA= 25
°C, f=100MHz)
Parameter
Symbol
M312L3223ET(U), M312L6420ET(U)
M312L6423ET(U) M312L2820ET(U)
Unit
Min
Max
Min
Max
Input capacitance(A0 ~ A12, BA0 ~ BA1,RAS,CAS,WE )
CIN1
9
11
9
11
pF
Input capacitance(CKE0)
CIN2
9
11
9
11
pF
Input capacitance( CS0)
CIN3
9
11
9
11
pF
Input capacitance( CLK0, CLK0 )
CIN4
11
121112
pF
Input capacitance(DM0~DM8)
CIN5
10
11
14
16
pF
Data & DQS input/output capacitance(DQ0~DQ63)
Cout1
10
11
14
16
pF
Data input/output capacitance (CB0~CB7)
Cout2
10
11
14
16
pF
Parameter
Symbol
M312L3223EG(Z), M312L6420EG(Z)
M312L6423EG(Z), M312L2820EG(Z)
Unit
Min
Max
Min
Max
Input capacitance(A0 ~ A12, BA0 ~ BA1,RAS,CAS,WE )
CIN1
9
11
9
11
pF
Input capacitance(CKE0)
CIN2
9
11
9
11
pF
Input capacitance( CS0)
CIN3
9
11
9
11
pF
Input capacitance( CLK0, CLK0 )
CIN4
11
121112
pF
Input capacitance(DM0~DM8)
CIN5
10
11
13
15
pF
Data & DQS input/output capacitance(DQ0~DQ63)
Cout1
10
11
13
15
pF
Data input/output capacitance (CB0~CB7)
Cout2
10
11
13
15
pF
Note :
1. VID is the magnitude of the difference between the input level on CK and the input on CK.
2. The value of VIX is expected to equal 0.5*VDDQ of the transmitting device and must track variations in the DC level of the same.
Parameter/Condition
Symbol
Min
Max
Unit
Note
Input High (Logic 1) Voltage, DQ, DQS and DM signals
VIH(AC)
VREF + 0.31
V
Input Low (Logic 0) Voltage, DQ, DQS and DM signals.
VIL(AC)
VREF - 0.31
V
Input Differential Voltage, CK and CK inputs
VID(AC)
0.7
VDDQ+0.6
V
1
Input Crossing Point Voltage, CK and CK inputs
VIX(AC)
0.5*VDDQ-0.2
0.5*VDDQ+0.2
V
2
11.0 Input/Output Capacitance
10.0 AC Operating Conditions
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