參數(shù)資料
型號： M30281M8V-XXXHP
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP64
封裝： 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64
文件頁數(shù)： 38/416頁
文件大?。?/td> 3065K
代理商： M30281M8V-XXXHP
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12. Timer B
).
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R
0
1
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-
7
8
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0
B
9
0
J
E
R
Figure 12.23 TBiMR Register in A/D Trigger Mode
Figure 12.24 TB2SC Register in A/D Trigger Mode
Timer Bi Mode Register (i= 0 to 1)
Symbol
Address
After Reset
TB0MR to TB1MR
039B16 to 039C16
00XX00002
Bit Name
Function
Bit Symbol
RW
b7 b6 b5 b4 b3 b2 b1 b0
Operation mode select bit
0 0: Timer mode or A/D trigger mode
b1 b0
TMOD1
TMOD0
MR0
Invalid in A/D trigger mode
Either 0 or 1 is enabled
MR2
MR1
MR3
0 0: f1 or f2
0 1: f8
1 0: f32
1 1: fC32
TCK1
TCK0
Count source select bit
0
TB0MR register
Set to 0 in A/D trigger mode
b7 b6
RO
TB1MR register
Nothing is assigned. If necessary, set to 0. When read, its
content is undefined
When write in A/D trigger mode, set to 0. When read in A/D trigger
mode, the content is undefined
NOTE:
1. When this bit is used in delayed trigger mode 0, set the same count source to the timer B0 and timer B1.
(1)
RW
PWCON
Symbol
Address
TB2SC
039E16
X00000002
Timer B2 reload timing
switch bit
0: Timer B2 underflow
1: Timer A output at odd-numbered
Timer B2 special mode register (1)
Bit Name
Function
Bit Symbol
b7 b6 b5 b4 b3 b2 b1 b0
IVPCR1 Three-phase output port
SD control bit 1
0: Three-phase output forcible cutoff
by SD pin input (high impedance)
disabled
1: Three-phase output forcible cutoff
by SD pin input (high impedance)
enabled
1. Write to this register after setting the PRC1 bit in the PRCR register to 1 (write enabled).
2. If the INV11 bit is 0 (three-phase mode 0) or the INV06 bit is 1 (triangular wave modulation mode), set
this bit to 0 (timer B2 underflow).
RW
Nothing is assigned. If necessary, set to 0.
When read, its content is 0
(b7)
TB2SEL
Trigger select bit
0: TB2 interrupt
1: Underflow of TB2 interrupt
generation frequency setting counter [ICTB2]
RW
TB0EN
Timer B0 operation mode
select bit
0: Other than A/D trigger mode
1: A/D trigger mode
RW
TB1EN
Timer B1 operation mode
select bit
0: Other than A/D trigger mode
1: A/D trigger mode
RW
3. When setting the IVPCR1 bit to 1 (three-phase output forcible cutoff by SD pin input enabled), set the PD8_5
bit to 0 (= input mode).
4. Related pins are U(P80), U(P81), V(P72), V(P73), W(P74), W(P75). After forcible cutoff, input "H" to the P85/NMI/SD pin.
Set the IVPCR1 bit to 0, and this forcible cutoff will be reset. If “L” is input to the P85/NMI/SD pin, a three-phase motor
control timer output will be disabled (INV03=0). At this time, when the IVPCR1 bit is 0, the target pins changes to
programmable I/O port. When the IVPCR1 bit is 1, the target pins changes to high-impedance state regardless of
which functions of those pins are used.
5. When this bit is used in delayed trigger mode 0, set bits TB0EN and TB1EN to 1 (A/D trigger mode).
6. When setting the TB2SEL bit to 1 (underflow of TB2 interrupt generation frequency setting counter[ICTB2]), set the
INV02 bit to 1 (three-phase motor control timer function).
7. Refer to "18.6 Digital Debounce function" for the SD input.
(2)
(3, 4, 7)
(5)
(6)
(b6-b5)
Reserved bits
Set to 0
NOTES:
00
1 1
After Reset
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