- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄299403 > LFSCM3GA40EP1-5FFN1020I (LATTICE SEMICONDUCTOR CORP) PDF資料下載
參數(shù)資料
| 型號： | LFSCM3GA40EP1-5FFN1020I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 216 CLBS, 40000 GATES, 1000 MHz, PBGA1020 |
| 封裝： | 33 X 33 MM, LEAD FREE, FCBGA-1020 |
| 文件頁數(shù)： | 46/243頁 |
| 文件大?。?/td> | 2674K |
| 代理商： | LFSCM3GA40EP1-5FFN1020I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁當(dāng)前第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁
2-10
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
toggled. There are eight DCS blocks per device, located in pairs at the center of each side. Figure 2-9 illustrates
the DCS Block diagram.
Figure 2-9. DCS Block Diagram
Figure 2-10 shows timing waveforms for one of the DCS operating modes. The DCS block can be programmed to
other modes. For more information on the DCS, please see details of additional technical documentation at the end
of this data sheet.
Figure 2-10. DCS Waveforms
Clock Boosting
There are programmable delays available in the clock signal paths in the PFU, PIC and EBR blocks. These allow
setup and clock-to-output times to be traded to meet critical timing without slowing the system clock. If this feature
is enabled then the design tool automatically uses these delays to improve timing performance.
Global Set/Reset
There is a global set/reset (GSR) network on the device that is distributed to all FFs, PLLs, DLLs and other blocks
on the device. This GSR network can operate in two modes:
a) asynchronous - no clock is required to get into or out of the reset state.
b) synchronous - The global GSR net is synchronized to a user selected clock. In this mode it continues to be
asynchronous to get into the reset state, but is synchronous to get out of the reset state. This allows all reg-
isters on the device to become operational in the same clock period. The synchronous GSR goes out of
reset in two cycles from the clock edge where the setup time of the FF was met (not from the GSR being
released).
sysCLOCK Phase Locked Loops (PLLs)
The sysCLOCK PLLs provide the ability to synthesize clock frequencies. Each PLL has four dividers associated
with it: input clock divider, feedback divider and two clock output dividers. The input divider is used to divide the
input clock signal, while the feedback divider is used to multiply the input clock signal.
DCS
CLK0
DCSOUT
CLK1
SEL
CLK0
SEL
DCSOUT
CLK1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
| LFXP20E-3FN484C | |
| LFXP20E-5FN484C | |
| LFXP15C-4FN256C | |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFSCM3GA40EP1-5FFN1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES1.2V -5SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-5FFN1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES1.2V -5SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FCN1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。