參數(shù)資料
型號： LFSC3GA15E-6FN256I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 56 CLBS, 15000 GATES, 1000 MHz, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁數(shù)： 168/243頁
文件大小： 2674K
代理商： LFSC3GA15E-6FN256I
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2-26
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
3.
Bottom Side (Banks 4 and 5)
These buffers can support LVCMOS standards up to 3.3V, including PCI33, PCI-X33 and SSTL-33. Differential
receivers are provided on all PIO pairs but true HLVDS and RSDS differential drivers are not available. Adap-
tive input logic is available on PIOs A or C.
Table 2-8 lists the standards supported by each side.
Table 2-8. I/O Standards Supported by Different Banks
Supported Standards
The LatticeSC PURESPEED I/O buffer supports both single-ended and differential standards. Single-ended stan-
dards can be further subdivided into LVCMOS, LVTTL and other standards. The buffers support the LVTTL, LVC-
MOS 12, 15, 18, 25 and 33 standards. In the LVCMOS and LVTTL modes, the buffer has individually configurable
options for drive strength, termination resistance, bus maintenance (weak pull-up, weak pull-down, or a bus-keeper
latch) and open drain. Other single-ended standards supported include SSTL, HSTL, GTL (input only), GTL+ (input
only), PCI33, PCIX33, PCIX15, AGP-1X33 and AGP-2X33. Differential standards supported include LVDS, RSDS,
BLVDS, MLVDS, LVPECL, differential SSTL and differential HSTL. Tables 12 and 13 show the I/O standards
(together with their supply and reference voltages) supported by the LatticeSC devices. The tables also provide the
available internal termination schemes. For further information on utilizing the PURESPEED I/O buffer to support a
variety of standards please see details of additional technical documentation at the end of this data sheet.
Description
Top Side
Banks 1
Right Side
Banks 2-3
Bottom Side
Banks 4-5
Left Side
Banks 6-7
I/O Buffer Type
Single-ended,
Differential Receiver
Single-ended, Differen-
tial Receiver and Driver
Single-ended,
Differential Receiver
Single-ended, Differen-
tial Receiver and Driver
Output Standards
Supported
LVTTL
LVCMOS33
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
SSTL18_I, II
SSTL25_ I, II
SSTL33_ I, II
HSTL15_I, II, III
1, IV1
HSTL18_I, II,III
1, IV1
SSTL18D_I, II
SSTL25D_I, II
SSTL33D_I, II
HSTL15D_I, II
HSTL18D_I, II
PCI33
PCIX15
PCIX33
AGP1X33
AGP2X33
MLVDS/BLVDS
GTL
2, GTL+2
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
SSTL18_I, II
SSTL25_ I, II
HSTL15_I,III
HSTL18_I,II,III
PCIX15
SSTL18D_I, II
SSTL25D_I, II
HSTL15D_I, II
HSTL18D_I, II
LVDS/RSDS
Mini-LVDS
MLVDS/BLVDS
GTL
2, GTL+2
LVTTL
LVCMOS33
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
SSTL18_I, II
SSTL25_ I, II
SSTL33_ I, II
HSTL15_I, II, III
1, IV1
HSTL18_I, II,III
1, IV1
SSTL18D_I, II
SSTL25D_I, II
SSTL33D_I, II
HSTL15D_I, II
HSTL18D_I, II
PCI33
PCIX15
PCIX33
AGP1X33
AGP2X33
MLVDS/BLVDS
GTL
2, GTL+2
LVCMOS25
LVCMOS18
LVCMOS15
LVCMOS12
SSTL18_I, II
SSTL25_ I, II
HSTL15_I,III
HSTL18_I,II,III
PCIX15
SSTL18D_I, II
SSTL25D_I, II
HSTL15D_I, II
HSTL18D_I, II
LVDS/RSDS
Mini-LVDS
MLVDS/BLVDS
GTL
2, GTL+2
Input Standards
Supported
Single-ended,
Differential
Single-ended,
Differential
Single-ended,
Differential
Single-ended,
Differential
Clock Inputs
Single-ended,
Differential
Single-ended,
Differential
Single-ended,
Differential
Single-ended,
Differential
Differential Output
Support via Emulation
LVDS/MLVDS/BLVDS/
LVPECL
MLVDS/BLVDS/
LVPECL
LVDS/MLVDS/BLVDS/
LVPECL
MLVDS/BLVDS/
LVPECL
AIL Support
No
Yes
1. Input only.
2. Input only. Outputs supported by bussing multiple outputs together.
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PDF描述
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
LFXP20E-3FN484C
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參數(shù)描述
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LFSC3GA15E-6FN900I 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.2K LUTs 3G SERDES 1.2V -6 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-7F256C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.2K LUTs 3G SERDES 1.2V -7 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSC3GA15E-7F900C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.2K LUTs 3G SERDES 1.2V -7 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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