Specifications ispLSI 3320 8 Internal Timing Parameters1 Over Recommended Operating Conditions <" />
參數(shù)資料
型號(hào)： ISPLSI 3320-70LQ
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 17/17頁
文件大?。?/td> 0K
描述： IC PLD ISP 160I/O 15NS 208PQFP
標(biāo)準(zhǔn)包裝： 24
系列： ispLSI® 3000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 40
門數(shù)： 14000
輸入/輸出數(shù)： 160
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
包裝： 托盤
其它名稱： ISPLSI3320-70LQ
Specifications ispLSI 3320
8
Internal Timing Parameters1
Over Recommended Operating Conditions
tob
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037/3320
Outputs
UNITS
-100
MIN.
-70
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
47 Output Buffer Delay
–
3.0
ns
toen
49 I/O Cell OE to Output Enabled
–
5.0
ns
todis
50 I/O Cell OE to Output Disabled
–
5.0
ns
tgy0/1/2
51 Clock Delay, Y0 or Y1 or Y2 to Global GLB Clock Line
4.0
ns
tioy3/4
52 Clock Delay, Y3 or Y4 to I/O Cell Global Clock Line
4.0
ns
Global Reset
tgr
53 Global Reset to GLB and I/O Registers
–
9.0
ns
Clocks
2.0
4.0
tobs
48 Output Buffer Delay, Slew Limited Adder
–
13.0
ns
12.0
3.0
9.0
tgoe
54 Global OE Pad Buffer
–
7.0
ns
ttoe
55 Test OE Pad Buffer
–
10.0
ns
5.0
8.0
–
ALL
DEVICES
DISCONTINUED
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PDF描述
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