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參數(shù)資料
| 型號(hào)： | ISPLSI 1032EA-200LT100 |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 14/16頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 64I/O 4.5NS 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | ispLSI® 1000EA |
| 可編程類(lèi)型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 4.5ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 門(mén)數(shù)： | 6000 |
| 輸入/輸出數(shù)： | 64 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤(pán) |
| 其它名稱(chēng)： | ISPLSI1032EA-200LT100 |
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7
Specifications ispLSI 1032EA
USE
ispMA
CH
4A5
FOR
NEW
5V
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of four GLBs, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030B/1032EA
v.2.4
1
4
3
1
tsu2 + tco1
(
)
-100
MIN. MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
—
10.0
ns
tpd2
A
2
Data Propagation Delay, Worst Case Path
—
ns
fmax (Int.)
A
3
Clock Frequency with Internal Feedback
100
—
MHz
fmax (Ext.)
—
4
Clock Frequency with External Feedback
—
MHz
fmax (Tog.)
—
5
Clock Frequency, Max. Toggle
—
MHz
tsu1
—
6
GLB Reg. Setup Time before Clock,4 PT Bypass
—
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
—
ns
th1
—
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
—
ns
tsu2
—
9
GLB Reg. Setup Time before Clock
—
ns
tco2
—
10
GLB Reg. Clock to Output Delay
—
ns
th2
—
11
GLB Reg. Hold Time after Clock
—
ns
tr1
A
12
Ext. Reset Pin to Output Delay
—
ns
trw1
—
13
Ext. Reset Pulse Duration
—
ns
tptoeen
B
14
Input to Output Enable
—
ns
tptoedis
C
15
Input to Output Disable
—
ns
twh
—
18
External Synchronous Clock Pulse Duration, High
4.0
ns
twl
—
19
External Synchronous Clock Pulse Duration, Low
4.0
ns
tsu3
—
20
I/O Reg. Setup Time before Ext. Sync Clock (Y2, Y3)
—
ns
th3
—
21
I/O Reg. Hold Time after Ext. Sync. Clock (Y2, Y3)
—
ns
77
125
6.0
0.0
7.0
0.0
6.5
3.5
0.0
12.5
6.0
7.0
13.5
15.0
—
(
)
1
twh + twl
tgoeen
B
16
Global OE Output Enable
—
ns
9.0
tgoedis
C
17
Global OE Output Disable
—
ns
9.0
-125
MIN. MAX.
—
7.5
—
125
—
3.0
—
100
167
4.5
0.0
5.5
0.0
5.0
3.0
0.0
10.0
4.5
5.5
10.0
12.0
—
7.0
—
7.0
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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