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參數(shù)資料
| 型號： | IDT82V3288BCG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 35/170頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN 3E STRATUM 2 208CABGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-LBGA |
| 供應(yīng)商設(shè)備封裝： | 208-CABGA（17x17） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3288BCG |
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IDT82V3288
WAN PLL
Pin Description
13
March 14, 2007
2
PIN DESCRIPTION
Table 1: Pin Description
Name
Pin No.
I/O
Type
Description 1
Global Control Signal
BOS_MODE0
R16
I
CMOS
BOS_MODE0: Function Application Control
The device supports two applications, as controlled by this pin:
High: Master / Slave application;
Low: Line Card application.
Refer to Chapter 4 Typical Application for details.
OSCI
G1
I
CMOS
OSCI: Crystal Oscillator Master Clock
A nominal 12.8000 MHz clock provided by a crystal oscillator is input on this pin. It is the
master clock for the device.
OSCI_MON
A1
I
pull-down
CMOS
OSCI_MON: Crystal Oscillator Master Clock Monitoring
A 12.8 MHz clock is input on this pin to monitor the master clock.
Refer to Chapter 3.2 Master Clock & Master Clock Monitoring for details.
T0_LPF
J3
O
CMOS
T0_LPF: T0 APLL External RC (Resistor-Capacitor) Filter Connection
This pin connects an external RC filter to GND.
T4_LPF
D3
O
CMOS
T4_LPF: T4 APLL External RC (Resistor-Capacitor) Filter Connection
This pin connects an external RC filter to GND.
T0_LOCK
E14
O
CMOS
T0_LOCK: T0 DPLL Phase Locking Status Indication
This pin indicates the T0 DPLL phase locking status.
When the T0 DPLL is phase locked to the T0 selected input clock, this pin is high; otherwise,
it is low.
This pin corresponds to the status indication in the T0_DPLL_LOCK bit (b3, 52H) 2.
T4_LOCK
E15
O
CMOS
T4_LOCK: T4 DPLL Phase Locking Status Indication
This pin indicates the T4 DPLL phase locking status.
When the T4 DPLL is phase locked to the T4 selected input clock, this pin is high; otherwise,
it is low.
This pin corresponds to the status indication by the T4_DPLL_LOCK bit (b6, 52H).
FF_SRCSW
K1
I
pull-down
CMOS
FF_SRCSW: External Fast Selection Enable
During reset, this pin determines the default value of the EXT_SW bit (b4, 0BH)2. The
EXT_SW bit determines whether the External Fast Selection is enabled.
High: The default value of the EXT_SW bit (b4, 0BH) is ‘1’ (External Fast selection is
enabled);
Low: The default value of the EXT_SW bit (b4, 0BH) is ‘0’ (External Fast selection is dis-
abled).
After reset, this pin selects an input clock pair for the T0 DPLL if the External Fast selection is
enabled:
High: Pair IN3 / IN5 is selected.
Low: Pair IN4 / IN6 is selected.
After reset, the input on this pin takes no effect if the External Fast selection is disabled.
MS/SL
C3
I
pull-up
CMOS
MS/SL: Master / Slave Selection
This pin, together with the MS_SL_CTRL bit (b0, 13H), controls whether the device is config-
ured as the Master or as the Slave. Refer to Chapter 3.14 Master / Slave Configuration for
details.
The signal level on this pin is reflected by the MASTER_SLAVE bit (b1, 09H).
SONET/SDH
B2
I
pull-down
CMOS
SONET/SDH: SONET / SDH Frequency Selection
During reset, this pin determines the default value of the IN_SONET_SDH bit (b2, 09H):
High: The default value of the IN_SONET_SDH bit is ‘1’ (SONET);
Low: The default value of the IN_SONET_SDH bit is ‘0’ (SDH).
After reset, the value on this pin takes no effect.
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