參數(shù)資料
型號： IDT82V3288BCG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 33/170頁
文件大?。?/td> 0K
描述： IC PLL WAN 3E STRATUM 2 208CABGA
標準包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-LBGA
供應(yīng)商設(shè)備封裝： 208-CABGA（17x17）
包裝： 托盤
其它名稱： 82V3288BCG
IDT82V3288
WAN PLL
Programming Information
128
March 14, 2007
T0_BW_OVERSHOOT_CNFG - T0 DPLL Bandwidth Overshoot Configuration
Address: 59H
Type: Read / Write
Default Value: 1XXX1XXX
Bit
Name
Description
7
AUTO_BW_SEL
This bit determines whether starting or acquisition bandwidth / damping factor is used for T0 DPLL.
0: The starting and acquisition bandwidths / damping factors are not used. Only the locked bandwidth / damping factor is used
regardless of the T0 DPLL locking stage.
1: The starting, acquisition or locked bandwidth / damping factor is used automatically depending on different T0 DPLL locking
stages. (default)
6 - 4
-
Reserved.
3
T0_LIMT
This bit determines whether the integral path value is frozen when the T0 DPLL hard limit is reached.
0: Not frozen.
1: Frozen. It will minimize the subsequent overshoot when T0 DPLL is pulling in. (default)
2 - 0
-
Reserved.
7
6
5
4
3
210
AUTO_BW_SEL
-
T0_LIMT
-
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PDF描述
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