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參數(shù)資料
| 型號： | IDT82V2108BBG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 228/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標準包裝： | 10 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應商設備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108BBG |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
30
March 5, 2009
3.11
RECEIVE SYSTEM INTERFACE (RESI)
The Receive System Interface determines how to output the
received data to the system back-plane. The data from the eight framers
can be aligned with each other or be output independently. The timing
clocks and framing pulses can be provided by the system back-plane
common to eight framers, or obtained from the far end of the individual
eight framers. The Receive System Interface supports various configu-
rations to meet various requirements in different applications.
3.11.1
E1 MODE
In E1 mode, the Receive System Interface can be set in Non-multi-
plexed Mode or Multiplexed Mode. In the Non-multiplexed Mode, the
RSDn pin is used to output the received data from each framer at a bit
rate of 2.048 Mb/s. While in the Multiplexed Mode, the received data
from the eight framers is byte-interleaved to form two high speed data
streams and outputs on the MRSD1 and MRSD2 pins at a bit rate of
8.192 Mb/s.
In the Non-multiplexed Mode, if the timing signal for clocking data
on RSDn pin is provided by the system side and shared by all eight
framers, the Receive System Interface should be set in Receive Clock
Slave mode. If the timing signal for clocking data on each RSDn pin is
received from each line side, the Receive System Interface should be
set in Receive Clock Master mode.
In the Receive Clock Slave mode, if the multi-function pin RSCKn/
RSSIGn is used to output a reference clock, the Receive System Inter-
face is in Receive Clock Slave RSCK Reference Mode. If the RSCKn/
RSSIGn pin is used to output the extracted signaling bits, the Receive
System Interface is in Receive Clock Slave External Signaling mode.
In the Receive Clock Master mode, if the data in all 32 time slots in
an E1 basic frame is clocked out by RSCKn, the Receive System Inter-
face is in Receive Clock Master Full E1 mode. If the data in only some of
the time slots in an E1 frame is clocked out by RSCKn, the Receive Sys-
tem Interface is in Receive Clock Master Fractional E1 (with F-bit) Mode.
Table 10 summarizes the receive system interface in different oper-
ation modes. To set the receive system interface of each framer into var-
ious operation modes, the registers must be configured as Table 11.
3.11.1.1
Receive Clock Slave Mode
In the Receive Clock Slave Mode, the Receive Side System Com-
mon Clock (RSCCK) is provided by the system side. It is used as a com-
mon timing clock for all eight framers. The speed of RSCCK can be
chosen by the CMS (b2, E1-010H) to be the same as the received data
(2.048MHz), or double of the received data (4.096 MHz). The CMS (b2,
E1-010H) of the eight framers should be set to the same value. If the
speed of RSCCK is double that of the received data stream, there will be
two active edges in one bit duration. In this case, the
RSD_RSCFS_EDGE (b5, E1-014H) determines the active edge to
update the signal on the RSDn, RSSIGn and RSFSn pins; however, the
pulse on RSCFS (if exists) is always samples on its first active edge.
In the Receive Clock Slave Mode, the Receive Side System Com-
mon Frame Pulse (RSCFS) is used as a common framing signal to align
Table 10: E1 Mode Receive System Interface in Different Operation Modes
Operation Mode
Data Pin
Clock Pin
Framing Pin
Signaling Pin
Reference Clock Pin
Non-Multiplexed
Mode
Clock Slave
Mode
RSCK Reference
RSDn
RSCCK
RSCFS & RSFSn *
No
RSCKn
External Signaling
RSDn
RSCCK
RSCFS & RSFSn *
RSSIGn
No
Clock Master
Mode
Full E1
RSDn
RSCKn
RSFSn
No
Fractional E1 (with F-bit)
RSDn
RSCKn
RSFSn
No
Multiplexed Mode
MRSD
MRSCCK
MRSCFS & MRSFS *
MRSSIG
No
Note:
* In the Receive Clock Slave mode and Receive Multiplexed mode, there are two framing signals. In the Receive Clock Slave mode, the framing pulses on RSCFS can be ignored for
some framers by setting the FPMODE (b5, E1-011H) to ‘0’. However, in the Receive Multiplexed mode, when the FPMODE (b5, E1-011H) of any of the eight framers is configured as logic
1, all the others are taken as logic 1. Only when all the FPMODE (b5, E1-011H) of the eight framers are configured as logic 0, the frame pulses on MRSCFS can be ignored. That is, the
FPMODE (b5, E1-011H) should be configured to the same value in the Receive Multiplexed mode.
Table 11: Operation Mode Selection in E1 Receive Path
RATE[1:0]
(b1~0, E1-010H)
RSCKSLV
(b5, E1-010H)
RSSIG_EN
(b6, E1-001H)
FRACTN[1:0]
(b7~6, E1-010H)
Operation Mode
0 1
1
0
-
Receive Clock Slave RSCK Reference
1
-
Receive Clock Slave External Signaling
0-
0 0
Receive Clock Master Full E1
1 0
Receive Clock Master Fractional E1
1 1
Receive Clock Master Fractional E1 with F-bit
1 1 (all the eight framers should be set)
1
-
Receive Multiplexed
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| IDT82V2604 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:INVERSE MULTIPLEXING FOR ATM IDT82V2604 |
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